JPH084206B2 - 増幅器回路 - Google Patents
増幅器回路Info
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- JPH084206B2 JPH084206B2 JP61167905A JP16790586A JPH084206B2 JP H084206 B2 JPH084206 B2 JP H084206B2 JP 61167905 A JP61167905 A JP 61167905A JP 16790586 A JP16790586 A JP 16790586A JP H084206 B2 JPH084206 B2 JP H084206B2
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- feedback
- circuit
- amplifier
- amplifier circuit
- gain
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は広帯域に渡り一次進み特性を有する帰還形増
幅器回路に係り、特に磁気記録信号を再生するヘッド回
路に接続され、一次遅れ特性の出力を有する前置増幅器
回路の後段補正回路に好適な増幅器回路に関する。
幅器回路に係り、特に磁気記録信号を再生するヘッド回
路に接続され、一次遅れ特性の出力を有する前置増幅器
回路の後段補正回路に好適な増幅器回路に関する。
帰還増幅器の一般の回路を第２図に示す。第２図にお
いて１は入力信号、２は入力端子、５は出力端子、16は
差動増幅器、17および18は帰還抵抗、19は帰還容量、20
はICピンである。第２図の回路は全体で１つの負帰還増
幅器回路を構成している。
いて１は入力信号、２は入力端子、５は出力端子、16は
差動増幅器、17および18は帰還抵抗、19は帰還容量、20
はICピンである。第２図の回路は全体で１つの負帰還増
幅器回路を構成している。
第３図は、負帰還回路の一般的表示である。第３図に
おいて21は減算器、22は増幅器、23は帰還率βの帰還回
路、24は構成要素21〜23から成る負帰還回路である。増
幅器22の利得をＡ、帰還率23をβとすると、負帰還回路
24の利得ANFは次式で表される。
おいて21は減算器、22は増幅器、23は帰還率βの帰還回
路、24は構成要素21〜23から成る負帰還回路である。増
幅器22の利得をＡ、帰還率23をβとすると、負帰還回路
24の利得ANFは次式で表される。
よって、 の条件の下に（２）式は と近似できる。
さて、第３図の帰還回路において、 を所望特性と考える。増幅器22の利得Ａは無限大が理想
であるが、実際には有限である。このため、利得Ａの低
下に伴い、ANFも低下し、1/βからのずれが生じてく
る。これを数値的に求めると次表１のようになる。
であるが、実際には有限である。このため、利得Ａの低
下に伴い、ANFも低下し、1/βからのずれが生じてく
る。これを数値的に求めると次表１のようになる。
したがって帰還回路の利得ANFを所望の利得1/βに対
して、1dB以内の誤差に抑えるために必要な増幅器22の
利得Ａは表１より、 である。
して、1dB以内の誤差に抑えるために必要な増幅器22の
利得Ａは表１より、 である。
20log108.20＝18.3〔dB〕 であるから、すなわち、1/βに対し＋18.3dB以上の利得
Ａをもつ増幅器22が必要となる。
Ａをもつ増幅器22が必要となる。
利得ANFの誤差3dB以内に抑える場合は同様の計算によ
り、1/βに対し＋7.7dB以上の利得Ａをもつ増幅器22が
必要となる。
り、1/βに対し＋7.7dB以上の利得Ａをもつ増幅器22が
必要となる。
第２図の従来回路例は、負帰還回路を構成しており、
帰還率βは抵抗17,抵抗18および容量19により次式で表
される。
帰還率βは抵抗17,抵抗18および容量19により次式で表
される。
式（４）は第４図に示すようなラグリード形一次遅れ特
性を与える。低域カットオフ周波数L0，高域カットオ
フ周波数H0，ゲインg0は次式で与えられる。
性を与える。低域カットオフ周波数L0，高域カットオ
フ周波数H0，ゲインg0は次式で与えられる。
したがって第２図の負帰還回路の総合特性ANFは、増幅
器16の利得Ａが帰還率βに対して なる関係にあれば、式（３）および式（４）より次式の
ように表される。
器16の利得Ａが帰還率βに対して なる関係にあれば、式（３）および式（４）より次式の
ように表される。
式（７）は式（４）の逆特性であり、第５図に示すよう
なラグリード形一次進み特性を与える。換言すれば、第
５図の特性が、第２図の回路において増幅器16の利得Ａ
が十分大きいときに得られるANFの所望特性である。
なラグリード形一次進み特性を与える。換言すれば、第
５図の特性が、第２図の回路において増幅器16の利得Ａ
が十分大きいときに得られるANFの所望特性である。
ところで、特願昭61-107719号に記載された増幅回路
において、前置増幅器回路の後段に設置する補正回路の
所望特性は概略第６図のようになる。今回、第６図の所
望特性を第２図の回路構成で実現しようと試みた。しか
し、前述のように、所望特性からの誤差を1dB以内に抑
えることを目標としたとき、ANF＝＋28dBに対して必要
とされる増幅器16の利得Ａは、 Ａ≧＋28＋18.3＝＋46.3〔dB〕 …（８） と求められる。必要な帯域を5MHz以下としても、5MHz以
下で＋46.3dB以上の利得Ａを有する増幅器は実現が困難
であり、実現できたとしてもかなり複雑な回路構成が必
要とされ、コスト的に不都合が生じる。
において、前置増幅器回路の後段に設置する補正回路の
所望特性は概略第６図のようになる。今回、第６図の所
望特性を第２図の回路構成で実現しようと試みた。しか
し、前述のように、所望特性からの誤差を1dB以内に抑
えることを目標としたとき、ANF＝＋28dBに対して必要
とされる増幅器16の利得Ａは、 Ａ≧＋28＋18.3＝＋46.3〔dB〕 …（８） と求められる。必要な帯域を5MHz以下としても、5MHz以
下で＋46.3dB以上の利得Ａを有する増幅器は実現が困難
であり、実現できたとしてもかなり複雑な回路構成が必
要とされ、コスト的に不都合が生じる。
上記従来技術は、帰還増幅器の閉ループ利得ANFを実
現するために必要なループ内増幅器の利得Ａが、ANFの
許容誤差Δｇに対して Δｇ≦1dBのとき Ａ≧ANF＋18.3〔dB〕 …（９） Δｇ≦3dBのとき Ａ≧ANF＋ 7.7〔dB〕 …（10） なる関係があるために、ANF値が大きな場合や広帯域が
要求される場合に、上記のような利得Ａを有する増幅器
の実現が困難であるという問題点があった。
現するために必要なループ内増幅器の利得Ａが、ANFの
許容誤差Δｇに対して Δｇ≦1dBのとき Ａ≧ANF＋18.3〔dB〕 …（９） Δｇ≦3dBのとき Ａ≧ANF＋ 7.7〔dB〕 …（10） なる関係があるために、ANF値が大きな場合や広帯域が
要求される場合に、上記のような利得Ａを有する増幅器
の実現が困難であるという問題点があった。
本発明の目的は、所望の帰還増幅器利得ANFを、比較
的小さな利得Ａを有する増幅器を構成要素として実現す
る技術手段を提供することにある。
的小さな利得Ａを有する増幅器を構成要素として実現す
る技術手段を提供することにある。
上記目的は、ラグリード形の一次進み特性である閉ル
ープ利得ANFを有する帰還増幅器回路を多段に直列接続
し、ラグリード特性におけるカットオフ周波数を適当に
選ぶことにより、閉ループ利得ANFにおいて＋6dB/oct特
性を示す周波数範囲をつなぎ合せ、総合で広帯域に渡る
＋6dB/oct特性を実現することにより、達成される。
ープ利得ANFを有する帰還増幅器回路を多段に直列接続
し、ラグリード特性におけるカットオフ周波数を適当に
選ぶことにより、閉ループ利得ANFにおいて＋6dB/oct特
性を示す周波数範囲をつなぎ合せ、総合で広帯域に渡る
＋6dB/oct特性を実現することにより、達成される。
多段に直列接続された個々の帰還増幅器回路はそれぞ
れラグリード形の一次進み特性を閉ループ利得ANFとし
て有するが、所望の＋6dB/oct特性領域を各段の帰還増
幅器に分配するため、各々１段の帰還増幅器が実現すべ
き＋6dB/oct特性領域はかなり狭くなり、該帰還増幅器
の構成要素である増幅器に要求される利得Ａは、比較的
小さな値となり、容易に実現可能となる。
れラグリード形の一次進み特性を閉ループ利得ANFとし
て有するが、所望の＋6dB/oct特性領域を各段の帰還増
幅器に分配するため、各々１段の帰還増幅器が実現すべ
き＋6dB/oct特性領域はかなり狭くなり、該帰還増幅器
の構成要素である増幅器に要求される利得Ａは、比較的
小さな値となり、容易に実現可能となる。
以下、本発明の一実施例を第１図，第６図および第７
図により説明する。
図により説明する。
第１図は本発明による帰還増幅器回路の一実施例であ
る。図において、１は入力信号、２は１段目帰還増幅器
回路の入力端、３は同出力端、４は２段目帰還増幅器回
路の入力端、５は同出力端、６および７は増幅器、８〜
11は帰還抵抗、12および13は帰還容量、14および15はIC
ピンである。
る。図において、１は入力信号、２は１段目帰還増幅器
回路の入力端、３は同出力端、４は２段目帰還増幅器回
路の入力端、５は同出力端、６および７は増幅器、８〜
11は帰還抵抗、12および13は帰還容量、14および15はIC
ピンである。
本実施例において第６図に示すような所望特性を実現
することを考える。第６図の特性は低域カットオフ周波
数Ｌ＝0.2MHz、高域カットオフ周波数Ｈ＝5MHzのラ
グリード形一次進み特性である。0.2MHz〜5MHzの周波数
領域で＋6dB/oct特性を示している。この帯域を２段の
帰還増幅器回路に割り合てる。一例として、第１段目帰
還増幅器回路において第７図実線で示すように、低域カ
ットオフ周波数L1＝0.2MHz、高域カットオフ周波数
H1＝1MHzのラグリード形一次進み特性を実現し、第２段
目帰還増幅器回路において、第７図一点鎖線で示すよう
に、低域カットオフ周波数L2＝1MHz,高域カットオフ
周波数H2＝5MHzのラグリード形一次進み特性を実現
し、総合で第６図の特性を実現することが可能である。
この場合、各々の帰還増幅器で実現する閉ループゲイン
ANFは最大＋14dBである。したがって、条件式（９）よ
り、ANFの許容誤差Δｇ≦1dBを実現するのに必要な増幅
器６の利得Ａv1は、 Ａv1≧＋14＋18.3＝＋32.3dB …（11） と求められる。第２図の従来回路において式（８）に示
すように＋46.3dB以上のゲインを必要としたことと比較
すれば、14dB低い利得の増幅器で実現できるため、はる
かに有利である。本実施例では２段の帰還増幅器回路で
実現しているが、さらに多くの段数を接続することで、
各段の増幅器において必要とされる利得をさらに下げる
ことも可能である。
することを考える。第６図の特性は低域カットオフ周波
数Ｌ＝0.2MHz、高域カットオフ周波数Ｈ＝5MHzのラ
グリード形一次進み特性である。0.2MHz〜5MHzの周波数
領域で＋6dB/oct特性を示している。この帯域を２段の
帰還増幅器回路に割り合てる。一例として、第１段目帰
還増幅器回路において第７図実線で示すように、低域カ
ットオフ周波数L1＝0.2MHz、高域カットオフ周波数
H1＝1MHzのラグリード形一次進み特性を実現し、第２段
目帰還増幅器回路において、第７図一点鎖線で示すよう
に、低域カットオフ周波数L2＝1MHz,高域カットオフ
周波数H2＝5MHzのラグリード形一次進み特性を実現
し、総合で第６図の特性を実現することが可能である。
この場合、各々の帰還増幅器で実現する閉ループゲイン
ANFは最大＋14dBである。したがって、条件式（９）よ
り、ANFの許容誤差Δｇ≦1dBを実現するのに必要な増幅
器６の利得Ａv1は、 Ａv1≧＋14＋18.3＝＋32.3dB …（11） と求められる。第２図の従来回路において式（８）に示
すように＋46.3dB以上のゲインを必要としたことと比較
すれば、14dB低い利得の増幅器で実現できるため、はる
かに有利である。本実施例では２段の帰還増幅器回路で
実現しているが、さらに多くの段数を接続することで、
各段の増幅器において必要とされる利得をさらに下げる
ことも可能である。
さて、上記実施例において第１段目のカットオフ周波
数L1およびH1、第２段目のカットオフ周波数L2お
よびH2は、それぞれ以下のように求められる。
数L1およびH1、第２段目のカットオフ周波数L2お
よびH2は、それぞれ以下のように求められる。
本実施例において広い周波数領域に渡り良好な特性を得
るためには、上記H1とL2を一致させることが重要で
ある。H1とL2とが一致しないと総合特性において、
接続点である1MHz付近で段差が生じて特性の劣化とな
る。式（13）および（14）より、H1＝L2となるため
には、 C1Rb1＝C2(Ra2+Rb2) …（16） 本実施例においては、増幅器６および増幅器７におい
て必要とされる利得は＋32.3dBと比較的小さく、IC化す
ることが可能である。IC内素子は絶対値ばらつきは非常
に大きいが、２つ以上の素子間でペアをとることによ
り、比精度良く構成することは容易である。したがっ
て、第１図における帰還素子Ra1,Rb1,C1,Ra2,Rb2,C2を
全部IC内蔵化し、容量および抵抗をそれぞれ比精度良く
構成すれば、式（17）の関係は、素子ばらつきの影響を
受けにくくなり良好に保たれる。
るためには、上記H1とL2を一致させることが重要で
ある。H1とL2とが一致しないと総合特性において、
接続点である1MHz付近で段差が生じて特性の劣化とな
る。式（13）および（14）より、H1＝L2となるため
には、 C1Rb1＝C2(Ra2+Rb2) …（16） 本実施例においては、増幅器６および増幅器７におい
て必要とされる利得は＋32.3dBと比較的小さく、IC化す
ることが可能である。IC内素子は絶対値ばらつきは非常
に大きいが、２つ以上の素子間でペアをとることによ
り、比精度良く構成することは容易である。したがっ
て、第１図における帰還素子Ra1,Rb1,C1,Ra2,Rb2,C2を
全部IC内蔵化し、容量および抵抗をそれぞれ比精度良く
構成すれば、式（17）の関係は、素子ばらつきの影響を
受けにくくなり良好に保たれる。
ところがIC内において実現可能な容量値は通常20pF程
度以下に制限されてくる。このため、第１図に示すよう
にICピン14および15を用いて、帰還容量C1およびC2をIC
周辺部品として個別部品を用いる場合が一般的である。
この場合は、帰還抵抗はIC内で比精度良く構成し、帰還
容量は個別部品で絶対値精度の良いものを使うことが望
ましい。ところで第１図の回路を5MHz以下の帯域といっ
たように比較的高い周波数で用いる場合、種々の寄生容
量により周波数特性に影響が生じてくる。特に、第１図
のように、容量C1およびC2をICピンを介して接続する場
合、各ピンと接地点との間に生じる寄生容量（以下ピン
容量と略す）が１〜2pF程度存在し、またICを実装する
基板のレイアウト状態などにより、ICピンには数pF〜数
十pFの容量が寄生容量として生じてくる。ピン14および
ピン15に接続される基板上レイアウトを同一のパタンに
すれば、上記ピンと接地点の間で生じる寄生容量値はほ
ぼ同一となる。この値をCSとしておく。H1＝H2なる
関係が、上記CSの影響で劣化しないための条件は、式
（17）より、 これを解いて C1＝C2 …（18） よって、２つの帰還容量値を等しく設定することでICピ
ンに生じる寄生容量の悪影響を軽減することができる。
このときH1＝H2を成り立たせるための条件は、式
（17）に式（18）を代入して、 Ra2＋Rb2＝Rb1 …（18） となる。
度以下に制限されてくる。このため、第１図に示すよう
にICピン14および15を用いて、帰還容量C1およびC2をIC
周辺部品として個別部品を用いる場合が一般的である。
この場合は、帰還抵抗はIC内で比精度良く構成し、帰還
容量は個別部品で絶対値精度の良いものを使うことが望
ましい。ところで第１図の回路を5MHz以下の帯域といっ
たように比較的高い周波数で用いる場合、種々の寄生容
量により周波数特性に影響が生じてくる。特に、第１図
のように、容量C1およびC2をICピンを介して接続する場
合、各ピンと接地点との間に生じる寄生容量（以下ピン
容量と略す）が１〜2pF程度存在し、またICを実装する
基板のレイアウト状態などにより、ICピンには数pF〜数
十pFの容量が寄生容量として生じてくる。ピン14および
ピン15に接続される基板上レイアウトを同一のパタンに
すれば、上記ピンと接地点の間で生じる寄生容量値はほ
ぼ同一となる。この値をCSとしておく。H1＝H2なる
関係が、上記CSの影響で劣化しないための条件は、式
（17）より、 これを解いて C1＝C2 …（18） よって、２つの帰還容量値を等しく設定することでICピ
ンに生じる寄生容量の悪影響を軽減することができる。
このときH1＝H2を成り立たせるための条件は、式
（17）に式（18）を代入して、 Ra2＋Rb2＝Rb1 …（18） となる。
本発明によれば、低域カットオフ周波数Ｌ＝0.2MH
z、高域カットオフ周波数Ｈ＝5MHzのラグリード形一
次進み特性を帰還増幅器回路の閉ループ利得ANFの所望
特性として、これを1dB以内の許容誤差で実現しようと
したときに、第２図に示すような従来回路では、構成要
素となる増幅器の利得が＋46.3dB以上必要であったのに
対し、第１図実施例を用いれば、上記増幅器利得は＋3
2.3dB以上であれば良いので、増幅器回路の設計が容易
となり簡略化できる。また、第１図の実施例は帰還増幅
器回路２段で構成されているが、段数を増やすことによ
り、各段の増幅器回路で必要とされる利得を、さらに小
さくすることが可能である。
z、高域カットオフ周波数Ｈ＝5MHzのラグリード形一
次進み特性を帰還増幅器回路の閉ループ利得ANFの所望
特性として、これを1dB以内の許容誤差で実現しようと
したときに、第２図に示すような従来回路では、構成要
素となる増幅器の利得が＋46.3dB以上必要であったのに
対し、第１図実施例を用いれば、上記増幅器利得は＋3
2.3dB以上であれば良いので、増幅器回路の設計が容易
となり簡略化できる。また、第１図の実施例は帰還増幅
器回路２段で構成されているが、段数を増やすことによ
り、各段の増幅器回路で必要とされる利得を、さらに小
さくすることが可能である。
第１図は本発明の一実施例の回路図、第２図は従来回路
例の回路図、第３図は帰還増幅器の一般的表示を行なっ
た回路図、第４図は第２図の回路の帰還率の特性図、第
５図は第２図の回路の閉ループ利得の特性図、第６図は
帰還増幅器回路の閉ループ利得の所望特性の一例を示す
特性図、第７図は第６図の特性を第１図の実施例で実現
する場合の各段帰還増幅器回路における閉ループ利得の
特性の一例を示す特性図である。 ６〜７……増幅器回路、８〜11……帰還抵抗 12〜13……帰還容量
例の回路図、第３図は帰還増幅器の一般的表示を行なっ
た回路図、第４図は第２図の回路の帰還率の特性図、第
５図は第２図の回路の閉ループ利得の特性図、第６図は
帰還増幅器回路の閉ループ利得の所望特性の一例を示す
特性図、第７図は第６図の特性を第１図の実施例で実現
する場合の各段帰還増幅器回路における閉ループ利得の
特性の一例を示す特性図である。 ６〜７……増幅器回路、８〜11……帰還抵抗 12〜13……帰還容量
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭53−98763（ＪＰ，Ａ) 特開 昭58−107704（ＪＰ，Ａ) 特開 昭56−164605（ＪＰ，Ａ) 実開 昭58−132410（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】高利得増幅器回路及び該高利得増幅器回路
に負帰還を施すための帰還抵抗と帰還容量から成り、か
つ、一次遅れ特性を帰還率として有するとともに、該高
利得増幅器回路及び該帰還抵抗を集積回路上に形成し、
該帰還容量を該集積回路のピンを介して周辺部品として
形成した帰還形増幅器回路において、前記帰還形増幅器
回路を複数個多段接続し、かつ、各段の前記帰還形増幅
器回路の帯域が連続するように連続点における高域遮断
周波数の値と低域遮断周波数を一致させることにより、
前記各段の帰還形増幅器回路の一次進み特性をつなぎ合
わせるとともに、前記各段の帰還形増幅器回路に対応す
る複数の前記帰還容量の値を等しくすることにより、前
記各段の帰還形増幅器回路に対応する複数の前記ピンと
接地点との間に生じる各寄生容量の作用を類似させたこ
とを特徴とする増幅器回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167905A JPH084206B2 (ja) | 1986-07-18 | 1986-07-18 | 増幅器回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61167905A JPH084206B2 (ja) | 1986-07-18 | 1986-07-18 | 増幅器回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6326011A JPS6326011A (ja) | 1988-02-03 |
| JPH084206B2 true JPH084206B2 (ja) | 1996-01-17 |
Family
ID=15858224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61167905A Expired - Lifetime JPH084206B2 (ja) | 1986-07-18 | 1986-07-18 | 増幅器回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH084206B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5839258A (en) * | 1995-11-28 | 1998-11-24 | Mitsubishi Chemical Corporation | Storing method for adsorbent particles |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5398763A (en) * | 1977-02-03 | 1978-08-29 | Matsushita Electric Ind Co Ltd | Amplifier unit |
| JPS56164605A (en) * | 1980-05-21 | 1981-12-17 | Hitachi Ltd | Multistage amplifying circuit |
| JPS58107704A (ja) * | 1981-12-21 | 1983-06-27 | Canon Inc | フレキシブル配線基板用演算回路 |
| JPS58132410U (ja) * | 1982-03-02 | 1983-09-07 | 日本コロムビア株式会社 | リアイコライザ回路 |
-
1986
- 1986-07-18 JP JP61167905A patent/JPH084206B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6326011A (ja) | 1988-02-03 |
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