JPH05335887A - インピーダンス合成回路 - Google Patents
インピーダンス合成回路Info
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- JPH05335887A JPH05335887A JP14296992A JP14296992A JPH05335887A JP H05335887 A JPH05335887 A JP H05335887A JP 14296992 A JP14296992 A JP 14296992A JP 14296992 A JP14296992 A JP 14296992A JP H05335887 A JPH05335887 A JP H05335887A
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- 238000003786 synthesis reaction Methods 0.000 title abstract description 6
- 238000006243 chemical reaction Methods 0.000 claims abstract description 26
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- 238000010586 diagram Methods 0.000 description 8
- 239000003990 capacitor Substances 0.000 description 6
- 238000000034 method Methods 0.000 description 3
- 238000001514 detection method Methods 0.000 description 2
- 238000001308 synthesis method Methods 0.000 description 2
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- 238000002955 isolation Methods 0.000 description 1
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Abstract
(57)【要約】
【目的】 端子の電圧を検出し、その電圧を電流に変換
してその端子へ帰還することによって抵抗Ｒ２と容量Ｃ
の並列接続にＲ１を直列接続した回路網の所望のインピ
ーダンスＺを合成する回路において、遅延時間の大きな
ディジタル信号処理による帰還パスがあってもインピー
ダンス合成を精度良く行うことを目的とする。 【構成】 インピーダンスＺを遅延時間ＴＤを考慮した
抵抗Ｒ２' と容量Ｃ' の並列接続に抵抗Ｒ１' を直列接
続したインピーダンスＺ’に変換し、−１／Ｒ１’なる
特性を有するアナログ帰還パスと、（１／Ｒ１’−１／
Ｚ’）・ｅ-jwTDで近似される特性を有するディジタル
帰還パスとで帰還パスを構成することを特徴とする。
してその端子へ帰還することによって抵抗Ｒ２と容量Ｃ
の並列接続にＲ１を直列接続した回路網の所望のインピ
ーダンスＺを合成する回路において、遅延時間の大きな
ディジタル信号処理による帰還パスがあってもインピー
ダンス合成を精度良く行うことを目的とする。 【構成】 インピーダンスＺを遅延時間ＴＤを考慮した
抵抗Ｒ２' と容量Ｃ' の並列接続に抵抗Ｒ１' を直列接
続したインピーダンスＺ’に変換し、−１／Ｒ１’なる
特性を有するアナログ帰還パスと、（１／Ｒ１’−１／
Ｚ’）・ｅ-jwTDで近似される特性を有するディジタル
帰還パスとで帰還パスを構成することを特徴とする。
Description
【０００１】
【産業上の利用分野】本発明は、帰還回路を用いて所望
のインピーダンスＺを合成するインピーダンス合成回路
に関する。
のインピーダンスＺを合成するインピーダンス合成回路
に関する。
【０００２】
【従来の技術】所望のインピーダンスＺを合成するイン
ピーダンス合成回路は、交換機の加入者回路などのアプ
リケーションがあり、発明者等は、特願昭５７−２２９
０７０（発明の名称：加入者回路）で、抵抗値Ｒを有す
る抵抗の一方の端子から他方の端子へ１−Ｒ／Ｚなる伝
達関数で電圧帰還をかけることにより一方の端子からみ
た入力インピーダンスをＺにみせることを基本原理とし
た加入者回路を提案している。
ピーダンス合成回路は、交換機の加入者回路などのアプ
リケーションがあり、発明者等は、特願昭５７−２２９
０７０（発明の名称：加入者回路）で、抵抗値Ｒを有す
る抵抗の一方の端子から他方の端子へ１−Ｒ／Ｚなる伝
達関数で電圧帰還をかけることにより一方の端子からみ
た入力インピーダンスをＺにみせることを基本原理とし
た加入者回路を提案している。
【０００３】また、別のインピーダンス合成法として、
端子の電圧を検出し−１／Ｚなる電圧電流変換係数で電
流帰還をかけることによっても入力インピーダンスＺが
合成可能である。電圧帰還による合成法と電流帰還によ
る合成法とは、電圧帰還の伝達関数に含まれる「１」の
成分が抵抗Ｒをハイインピーダンスに見せる成分であ
り、伝達関数−Ｒ／Ｚの成分が必要な電流を流す成分で
あることから、この成分が電流帰還における電圧電流変
換係数−１／Ｚに対応していると説明できる。
端子の電圧を検出し−１／Ｚなる電圧電流変換係数で電
流帰還をかけることによっても入力インピーダンスＺが
合成可能である。電圧帰還による合成法と電流帰還によ
る合成法とは、電圧帰還の伝達関数に含まれる「１」の
成分が抵抗Ｒをハイインピーダンスに見せる成分であ
り、伝達関数−Ｒ／Ｚの成分が必要な電流を流す成分で
あることから、この成分が電流帰還における電圧電流変
換係数−１／Ｚに対応していると説明できる。
【０００４】帰還パスの構成法として、−１／Ｚなる特
性を有する帰還回路をすべてアナログ回路によって実現
する方法もあるが、近年ディジタル信号処理の進歩によ
り帰還信号成分をできるだけディジタル信号処理による
帰還回路で実現し、ソフトウェアやファームウェアで所
望のインピーダンスＺを切り換え可能とするような検討
が進んでいる。
性を有する帰還回路をすべてアナログ回路によって実現
する方法もあるが、近年ディジタル信号処理の進歩によ
り帰還信号成分をできるだけディジタル信号処理による
帰還回路で実現し、ソフトウェアやファームウェアで所
望のインピーダンスＺを切り換え可能とするような検討
が進んでいる。
【０００５】このようなディジタル信号処理による帰還
回路の場合に、信号処理のための遅延時間として以下の
ものが発生する。 ・ディジタル信号処理の遅延時間 ・アナログ信号をディジタル信号に変換するための遅延
時間 ・ディジタル信号をアナログ信号に変換するための遅延
時間 これらの遅延時間の合計値ＴＤは伝達関数にｅ-jwTD な
る項が乗算される誤差となって影響するので、ディジタ
ル信号処理による帰還回路では、遅延時間ＴＤによって
所望のインピーダンスＺが正確に合成できず誤差を有す
ることが問題となる。
回路の場合に、信号処理のための遅延時間として以下の
ものが発生する。 ・ディジタル信号処理の遅延時間 ・アナログ信号をディジタル信号に変換するための遅延
時間 ・ディジタル信号をアナログ信号に変換するための遅延
時間 これらの遅延時間の合計値ＴＤは伝達関数にｅ-jwTD な
る項が乗算される誤差となって影響するので、ディジタ
ル信号処理による帰還回路では、遅延時間ＴＤによって
所望のインピーダンスＺが正確に合成できず誤差を有す
ることが問題となる。
【０００６】遅延時間ＴＤの影響の軽減は、−１／Ｚな
る特性を有する帰還パスすべてをディジタル信号処理で
処理するのではなく、一部の帰還信号のみをディジタル
信号処理とすることによって可能である。例えばＺが抵
抗値Ｒ２を有する抵抗と容量値Ｃを有する容量を並列接
続したものに抵抗値Ｒ１を有する抵抗を直列接続した３
素子インピーダンス構成である場合には、電圧電流変換
係数−１／Ｒ１なる成分をアナログ信号処理で帰還し、
残りの１／Ｒ１−１／Ｚなる成分をディジタル信号処理
回路で帰還するように分離することによりＴＤの影響を
軽減できる。
る特性を有する帰還パスすべてをディジタル信号処理で
処理するのではなく、一部の帰還信号のみをディジタル
信号処理とすることによって可能である。例えばＺが抵
抗値Ｒ２を有する抵抗と容量値Ｃを有する容量を並列接
続したものに抵抗値Ｒ１を有する抵抗を直列接続した３
素子インピーダンス構成である場合には、電圧電流変換
係数−１／Ｒ１なる成分をアナログ信号処理で帰還し、
残りの１／Ｒ１−１／Ｚなる成分をディジタル信号処理
回路で帰還するように分離することによりＴＤの影響を
軽減できる。
【０００７】
【発明が解決しようとする課題】Ｒ１＝３７０オーム、
Ｒ２＝６２０オーム、Ｃ＝３１０ナノファラッドとする
と、ＴＤが３０マイクロセカンドの場合に実現されたイ
ンピーダンスＺＴと所望のインピーダンスＺとによって
以下の式によって定義されるリターンロスＲＬは、 ＲＬ＝２０＊ＬＯＧ（（ＺＴ＋Ｚ）／（ＺＴ−Ｚ）） すべての帰還をディジタル信号処理とした場合には、
３．４ＫＨｚで１０ｄＢであるのに対して前記のように
帰還回路をアナログ信号処理回路とディジタル信号処理
回路とに分離すると、１９ｄＢと特性が改善される。
Ｒ２＝６２０オーム、Ｃ＝３１０ナノファラッドとする
と、ＴＤが３０マイクロセカンドの場合に実現されたイ
ンピーダンスＺＴと所望のインピーダンスＺとによって
以下の式によって定義されるリターンロスＲＬは、 ＲＬ＝２０＊ＬＯＧ（（ＺＴ＋Ｚ）／（ＺＴ−Ｚ）） すべての帰還をディジタル信号処理とした場合には、
３．４ＫＨｚで１０ｄＢであるのに対して前記のように
帰還回路をアナログ信号処理回路とディジタル信号処理
回路とに分離すると、１９ｄＢと特性が改善される。
【０００８】しかし、インピーダンス合成回路を実用化
する上では、ＴＤ＝３０マイクロセカンドで２５ｄＢ以
上のリターンロスを実現する必要があり、前記のような
帰還回路の分離だけでは不十分である。
する上では、ＴＤ＝３０マイクロセカンドで２５ｄＢ以
上のリターンロスを実現する必要があり、前記のような
帰還回路の分離だけでは不十分である。
【０００９】本発明は、このような欠点を除去するもの
で、ディジタル信号処理が有する遅延時間によるインピ
ーダンス合成値の誤差をより小さくする手段をもつイン
ピーダンス合成回路を提供することを目的とする。
で、ディジタル信号処理が有する遅延時間によるインピ
ーダンス合成値の誤差をより小さくする手段をもつイン
ピーダンス合成回路を提供することを目的とする。
【００１０】
【問題を解決するための手段】本発明は、一つの端子の
電圧を検出し、この検出した電圧を電流に変換してこの
端子へ電流帰還する帰還パスに、この帰還成分の一部分
が経由するアナログ信号処理回路とこの帰還成分の残り
の部分が経由する遅延時間ＴＤをもつディジタル信号処
理回路とが挿入され、上記一方の端子からみた入力イン
ピーダンスＺの値が抵抗値Ｒ２を有する抵抗と容量値Ｃ
を有する容量との並列回路に抵抗値Ｒ１を有する抵抗を
直列接続したインピーダンスＺの値に等しいインピーダ
ンス合成回路において、 Ｃ’、Ｒ１’およびＲ２’が Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２、 Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２、 Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２、 を満足し、Ｚ’がＲ２’を抵抗値とする抵抗とＣ’を容
量値とする容量との並列回路にＲ１’を抵抗値とする抵
抗を直列接続したインピーダンスの値であるときに、上
記ディジタル信号処理回路の電流電圧変換係数の値が （１／Ｒ１’−１／Ｚ’）・ｅ-jwTD の近似値であり、上記アナログ信号処理回路の電流電圧
変換係数の値が −１／Ｒ１’ であることを特徴とする。
電圧を検出し、この検出した電圧を電流に変換してこの
端子へ電流帰還する帰還パスに、この帰還成分の一部分
が経由するアナログ信号処理回路とこの帰還成分の残り
の部分が経由する遅延時間ＴＤをもつディジタル信号処
理回路とが挿入され、上記一方の端子からみた入力イン
ピーダンスＺの値が抵抗値Ｒ２を有する抵抗と容量値Ｃ
を有する容量との並列回路に抵抗値Ｒ１を有する抵抗を
直列接続したインピーダンスＺの値に等しいインピーダ
ンス合成回路において、 Ｃ’、Ｒ１’およびＲ２’が Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２、 Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２、 Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２、 を満足し、Ｚ’がＲ２’を抵抗値とする抵抗とＣ’を容
量値とする容量との並列回路にＲ１’を抵抗値とする抵
抗を直列接続したインピーダンスの値であるときに、上
記ディジタル信号処理回路の電流電圧変換係数の値が （１／Ｒ１’−１／Ｚ’）・ｅ-jwTD の近似値であり、上記アナログ信号処理回路の電流電圧
変換係数の値が −１／Ｒ１’ であることを特徴とする。
【００１１】ここで、一つの端子の代わりに二つの端子
を有し、上記帰還パスは、この二つの端子間の電位差を
電流に変換してこの二つの端子へ電流帰還するパスであ
っても良い。
を有し、上記帰還パスは、この二つの端子間の電位差を
電流に変換してこの二つの端子へ電流帰還するパスであ
っても良い。
【００１２】
【作用】端子の電圧を電流に変換してこの端子へ帰還す
ることによって抵抗Ｒ２と容量Ｃの並列接続にＲ１を直
列接続した回路網の所望のインピーダンスＺを合成する
際に、インピーダンスＺをディジタル信号処理回路がも
つ遅延時間ＴＤを考慮して次の関係式によってインピー
ダンスＺ’に変換し、 Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２ Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２ Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２ −１／Ｒ１’なる特性を有するアナログ帰還パスと、
（１／Ｒ１’−１／Ｚ’）・ｅ-jwTD で近似される特性
を有し遅延時間ＴＤをもったディジタル帰還パスとを経
由して帰還する。これにより、遅延時間の大きなディジ
タル信号処理による帰還パスがあってもインピーダンス
合成を精度良く行うことができる。
ることによって抵抗Ｒ２と容量Ｃの並列接続にＲ１を直
列接続した回路網の所望のインピーダンスＺを合成する
際に、インピーダンスＺをディジタル信号処理回路がも
つ遅延時間ＴＤを考慮して次の関係式によってインピー
ダンスＺ’に変換し、 Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２ Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２ Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２ −１／Ｒ１’なる特性を有するアナログ帰還パスと、
（１／Ｒ１’−１／Ｚ’）・ｅ-jwTD で近似される特性
を有し遅延時間ＴＤをもったディジタル帰還パスとを経
由して帰還する。これにより、遅延時間の大きなディジ
タル信号処理による帰還パスがあってもインピーダンス
合成を精度良く行うことができる。
【００１３】
【実施例】以下、本発明の一実施例を図面に基づき説明
する。図１は本発明の基本的動作を説明するブロック図
である。端子Ｓ１は電圧検出を行う端子である。アナロ
グ信号処理による帰還回路であるアナログ信号処理回路
１は、オペアンプ１１と、加算器１２と、加算器１３と
を備え、この回路の端子Ｓ１に対する電圧電流変換係数
ＨＡはこの加算器１３のゲイン１／Ｒ１’よって決定さ
れ、 ＨＡ＝−１／Ｒ１’ である。また、ディジタル信号処理による帰還回路であ
るディジタル信号処理回路２の端子Ｓ１に対する電圧電
流変換係数ＨＤは、近似的に ＨＤ＝（１／Ｒ１’−１／Ｚ’）・ｅ-jwTD である。 ただし、Ｚ’は、Ｒ１’、Ｒ２’およびＣ’
からなる３素子インピーダンスである。すなわち、この
実施例は、図１に示すように、端子Ｓ１の電圧を検出
し、この検出した電圧を電流に変換してこの端子Ｓ１へ
電流帰還する帰還パスに、この帰還成分の一部分が経由
するアナログ信号処理回路１とこの帰還成分の残りの部
分が経由する遅延時間ＴＤをもつディジタル信号処理回
路２とが挿入され、上記一方の端子からみた入力インピ
ーダンスＺＴの値が抵抗値Ｒ２を有する抵抗と容量値Ｃ
を有する容量との並列回路に抵抗値Ｒ１を有する抵抗を
直列接続したインピーダンスＺの値に等しいインピーダ
ンス合成回路であって、Ｃ’、Ｒ１’およびＲ２’が Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２、 Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２、 Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２、 を満足し、Ｚ’がＲ２’を抵抗値とする抵抗とＣ’を容
量値とする容量との並列回路にＲ１’を抵抗値とする抵
抗を直列接続したインピーダンスの値であるときに、上
記ディジタル信号処理回路の伝達関数の値が （１／Ｒ１’−１／Ｚ’）・ｅ-jwTD の近似値であり、上記アナログ信号処理回路の伝達関数
の値が −１／Ｒ１’ である。
する。図１は本発明の基本的動作を説明するブロック図
である。端子Ｓ１は電圧検出を行う端子である。アナロ
グ信号処理による帰還回路であるアナログ信号処理回路
１は、オペアンプ１１と、加算器１２と、加算器１３と
を備え、この回路の端子Ｓ１に対する電圧電流変換係数
ＨＡはこの加算器１３のゲイン１／Ｒ１’よって決定さ
れ、 ＨＡ＝−１／Ｒ１’ である。また、ディジタル信号処理による帰還回路であ
るディジタル信号処理回路２の端子Ｓ１に対する電圧電
流変換係数ＨＤは、近似的に ＨＤ＝（１／Ｒ１’−１／Ｚ’）・ｅ-jwTD である。 ただし、Ｚ’は、Ｒ１’、Ｒ２’およびＣ’
からなる３素子インピーダンスである。すなわち、この
実施例は、図１に示すように、端子Ｓ１の電圧を検出
し、この検出した電圧を電流に変換してこの端子Ｓ１へ
電流帰還する帰還パスに、この帰還成分の一部分が経由
するアナログ信号処理回路１とこの帰還成分の残りの部
分が経由する遅延時間ＴＤをもつディジタル信号処理回
路２とが挿入され、上記一方の端子からみた入力インピ
ーダンスＺＴの値が抵抗値Ｒ２を有する抵抗と容量値Ｃ
を有する容量との並列回路に抵抗値Ｒ１を有する抵抗を
直列接続したインピーダンスＺの値に等しいインピーダ
ンス合成回路であって、Ｃ’、Ｒ１’およびＲ２’が Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２、 Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２、 Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２、 を満足し、Ｚ’がＲ２’を抵抗値とする抵抗とＣ’を容
量値とする容量との並列回路にＲ１’を抵抗値とする抵
抗を直列接続したインピーダンスの値であるときに、上
記ディジタル信号処理回路の伝達関数の値が （１／Ｒ１’−１／Ｚ’）・ｅ-jwTD の近似値であり、上記アナログ信号処理回路の伝達関数
の値が −１／Ｒ１’ である。
【００１４】次に、この実施例の基本動作を説明する。
端子Ｓ１から回路ブロック１方向をみたインピーダンス
ＺＴは、
端子Ｓ１から回路ブロック１方向をみたインピーダンス
ＺＴは、
【００１５】
【数１】 である。この式にＨＡとＨＤを代入し、通常の条件では
ｗＴＤ＜１であるのでｅ−jwＴＤ＝１−ｊｗＴＤと近似
して、ｗの二次の項を無視して計算を進めると、
ｗＴＤ＜１であるのでｅ−jwＴＤ＝１−ｊｗＴＤと近似
して、ｗの二次の項を無視して計算を進めると、
【００１６】
【数２】 ここで、所望のＺをＲ１、Ｒ２、Ｃで表現すると
【００１７】
【数３】 である。したがって、以下の等式を満たすようにＲ１'
、Ｒ２' 、Ｃ' の値を決定すれば、ＺＴ＝Ｚとするこ
とができる。
、Ｒ２' 、Ｃ' の値を決定すれば、ＺＴ＝Ｚとするこ
とができる。
【００１８】 Ｒ１' ＋Ｒ２' ＝Ｒ１＋Ｒ２ Ｃ' ・Ｒ１' ・Ｒ２' ＝Ｃ・Ｒ１・Ｒ２ Ｃ' ・Ｒ２' ＋ＴＤ・Ｒ２' ／Ｒ１' ＝Ｃ・Ｒ２ 具体的に従来技術の項で説明したＲ１＝３７０オーム、
Ｒ２＝６２０オーム、Ｃ＝３１０ナノファラッドの例に
ついては、ＴＤ＝３０マイクロセカンドのとき上記等式
に従って、Ｒ１' ＝４５０オーム、Ｒ２' ＝５４０オー
ム、Ｃ' ＝２９０ナノファラッドとしてアナログ信号処
理による帰還回路と遅延時間ＴＤを有するディジタル信
号処理による帰還回路とで帰還回路を構成すると、リタ
ーンロスは従来技術の項で説明した１９ｄＢから３１ｄ
Ｂに改善することができる。
Ｒ２＝６２０オーム、Ｃ＝３１０ナノファラッドの例に
ついては、ＴＤ＝３０マイクロセカンドのとき上記等式
に従って、Ｒ１' ＝４５０オーム、Ｒ２' ＝５４０オー
ム、Ｃ' ＝２９０ナノファラッドとしてアナログ信号処
理による帰還回路と遅延時間ＴＤを有するディジタル信
号処理による帰還回路とで帰還回路を構成すると、リタ
ーンロスは従来技術の項で説明した１９ｄＢから３１ｄ
Ｂに改善することができる。
【００１９】図２は、図１を具体化した一実施例の構成
図である。オペアンプ１０２は、抵抗Ｒ１０２とトラン
ジスタＴｒ１０２とともに電圧電流変換回路の動作を行
い、端子Ｓ１の電圧を抵抗Ｒ１０２の抵抗値ｒ１０２で
割り算した電流を次段の抵抗値ｒ１０３の抵抗Ｒ１０３
に伝達し、抵抗Ｒ１０３に端子Ｓ１の電圧のｒ１０３／
ｒ１０２倍の電圧成分を発生する。オペアンプ１０１
は、抵抗Ｒ１０１とトランジスタＴｒ１０１とともに電
圧電流変換回路を構成し、抵抗Ｒ１０３の両端に発生し
た電圧を抵抗Ｒ１０１の抵抗値ｒ１０１で割り算した電
流を端子Ｓ１から吸い込む。抵抗Ｒ１０１〜Ｒ１０３
は、ｒ１０３／ｒ１０１／ｒ１０２＝１／Ｒ' となるよ
うに設定することにより、基本ブロック図で説明した端
子Ｓ１に電流を流し込む方向で−１／Ｒ' なる電圧電流
変換係数を有するアナログ信号処理による帰還パスを構
成する。ディジタル信号処理回路２には、アナログディ
ジタル変換器２１と、ディジタルアナログ変換器２２
と、ディジタルフィルタ回路２３とが含まれる。ディジ
タルフィルタ回路は（１／Ｒ１' −１／Ｚ' ）なる伝達
関数を近似したフィルタ特性を有する、Ｚ' が３素子イ
ンピーダンスの場合にはバイカッドフィルタによる実現
が可能である。遅延時間ＴＤは、前述の要素から発生す
るものであり、ディジタルフィルタ回路２３の特性にe
-jwTD を含めてはいけない。ディジタルフィルタ回路２
３は、μＰＤ７７２０のようなマイクロプログラムを有
する信号処理回路タイプでも、加算器等を布線論理で組
み合わせたワーヤード論理タイプでもよい。ディジタル
信号処理回路２の出力電圧ＶＤは電圧電流変換係数Ｇｍ
を有する電圧電流変換回路ＶＩで電流に変換され抵抗Ｒ
１０３に接続される。Ｇｍ・ｒ１０３／ｒ１０１＝−１
と設定すれば、基本ブロック図で説明した端子Ｓ１に電
流を流し込む方向で（１／Ｒ' −１／Ｚ' ）なる電圧電
流変換係数を有するディジタル信号処理による帰還パス
を構成できる。
図である。オペアンプ１０２は、抵抗Ｒ１０２とトラン
ジスタＴｒ１０２とともに電圧電流変換回路の動作を行
い、端子Ｓ１の電圧を抵抗Ｒ１０２の抵抗値ｒ１０２で
割り算した電流を次段の抵抗値ｒ１０３の抵抗Ｒ１０３
に伝達し、抵抗Ｒ１０３に端子Ｓ１の電圧のｒ１０３／
ｒ１０２倍の電圧成分を発生する。オペアンプ１０１
は、抵抗Ｒ１０１とトランジスタＴｒ１０１とともに電
圧電流変換回路を構成し、抵抗Ｒ１０３の両端に発生し
た電圧を抵抗Ｒ１０１の抵抗値ｒ１０１で割り算した電
流を端子Ｓ１から吸い込む。抵抗Ｒ１０１〜Ｒ１０３
は、ｒ１０３／ｒ１０１／ｒ１０２＝１／Ｒ' となるよ
うに設定することにより、基本ブロック図で説明した端
子Ｓ１に電流を流し込む方向で−１／Ｒ' なる電圧電流
変換係数を有するアナログ信号処理による帰還パスを構
成する。ディジタル信号処理回路２には、アナログディ
ジタル変換器２１と、ディジタルアナログ変換器２２
と、ディジタルフィルタ回路２３とが含まれる。ディジ
タルフィルタ回路は（１／Ｒ１' −１／Ｚ' ）なる伝達
関数を近似したフィルタ特性を有する、Ｚ' が３素子イ
ンピーダンスの場合にはバイカッドフィルタによる実現
が可能である。遅延時間ＴＤは、前述の要素から発生す
るものであり、ディジタルフィルタ回路２３の特性にe
-jwTD を含めてはいけない。ディジタルフィルタ回路２
３は、μＰＤ７７２０のようなマイクロプログラムを有
する信号処理回路タイプでも、加算器等を布線論理で組
み合わせたワーヤード論理タイプでもよい。ディジタル
信号処理回路２の出力電圧ＶＤは電圧電流変換係数Ｇｍ
を有する電圧電流変換回路ＶＩで電流に変換され抵抗Ｒ
１０３に接続される。Ｇｍ・ｒ１０３／ｒ１０１＝−１
と設定すれば、基本ブロック図で説明した端子Ｓ１に電
流を流し込む方向で（１／Ｒ' −１／Ｚ' ）なる電圧電
流変換係数を有するディジタル信号処理による帰還パス
を構成できる。
【００２０】図３は、交換機の加入者回路等のアプリケ
ーションに適合させるために回路を平衡型に構成した実
施例の構成を示すもので、特許請求の範囲第二項に対応
する。図３で、抵抗Ｒ１１０１の抵抗値はｒ１１０１で
あり、抵抗Ｒ１１０２の抵抗値はｒ１１０２であり、抵
抗Ｒ１１０３の抵抗値はｒ１１０３であり、抵抗Ｒ１１
０４の抵抗値はｒ１１０４であり、抵抗Ｒ１１１１の抵
抗値はｒ１１１１であり、抵抗Ｒ１１１２の抵抗値はｒ
１１１２であり、抵抗Ｒ１１１３の抵抗値はｒ１１１３
であり、抵抗Ｒ１１１４の抵抗値はｒ１１１４であり、
抵抗Ｒ１１２１の抵抗値はｒ１１２１であり、抵抗Ｒ１
１２２の抵抗値はｒ１１２２であり、抵抗Ｒ１１２３の
抵抗値はｒ１１２３であり、抵抗Ｒ１１２４の抵抗値は
ｒ１１２４である。端子Ｓ１１、Ｓ１２の二つの端子が
あり、電圧検出回路１１２は、ｒ１１２１＝ｒ１１２２
＝ｒ１１２３＝ｒ１１２４とすることにより、端子Ｓ１
１と端子Ｓ１２との間の差電圧を検出する。電圧電流変
換回路１１０は、ｒ１１０１＝ｒ１１０２＝ｒ１１０３
＝ｒ１１０４とすることより、端子Ｓ１３の電圧をｒ１
１００で割り算した電流を吸い込み、電圧電流変換回路
１１１は、ｒ１１１１＝ｒ１１１２＝ｒ１１１３＝ｒ１
１１４とすることにより、端子Ｓ２３の電圧をｒ１１１
０で割り算した電流を吸い込む。ここで、帰還量決定回
路１１３はアナログ信号処理による帰還パスの帰還量を
決定する回路である。加算器１１４はアナログ信号処理
による帰還信号とディジタル信号処理による帰還信号と
を加算する回路である。反転回路１１５は、平衡型の帰
還信号を発生するために加算器１１４の出力振幅を反転
する回路である。ｒ１１００＝ｒ１１１０として、以下
の条件を満足するように定数を設定すれば、 ｒ１１３２／（ｒ１１３１＋ｒ１１３２）／ｒ１１００＝１／Ｒ' ＨＤ／ｒ１１００＝１／Ｒ' −１／Ｚ' 端子Ｓ１１と端子Ｓ１２との間の電圧から端子Ｓ１１で
は吸い込み、端子Ｓ１２では吐き出す電流への電圧電流
変換係数を−（ＨＡ＋ＨＤ）と設定でき、基本ブロック
図を用いて説明したように、リターンロス特性の良いイ
ンピーダンス合成ができる。
ーションに適合させるために回路を平衡型に構成した実
施例の構成を示すもので、特許請求の範囲第二項に対応
する。図３で、抵抗Ｒ１１０１の抵抗値はｒ１１０１で
あり、抵抗Ｒ１１０２の抵抗値はｒ１１０２であり、抵
抗Ｒ１１０３の抵抗値はｒ１１０３であり、抵抗Ｒ１１
０４の抵抗値はｒ１１０４であり、抵抗Ｒ１１１１の抵
抗値はｒ１１１１であり、抵抗Ｒ１１１２の抵抗値はｒ
１１１２であり、抵抗Ｒ１１１３の抵抗値はｒ１１１３
であり、抵抗Ｒ１１１４の抵抗値はｒ１１１４であり、
抵抗Ｒ１１２１の抵抗値はｒ１１２１であり、抵抗Ｒ１
１２２の抵抗値はｒ１１２２であり、抵抗Ｒ１１２３の
抵抗値はｒ１１２３であり、抵抗Ｒ１１２４の抵抗値は
ｒ１１２４である。端子Ｓ１１、Ｓ１２の二つの端子が
あり、電圧検出回路１１２は、ｒ１１２１＝ｒ１１２２
＝ｒ１１２３＝ｒ１１２４とすることにより、端子Ｓ１
１と端子Ｓ１２との間の差電圧を検出する。電圧電流変
換回路１１０は、ｒ１１０１＝ｒ１１０２＝ｒ１１０３
＝ｒ１１０４とすることより、端子Ｓ１３の電圧をｒ１
１００で割り算した電流を吸い込み、電圧電流変換回路
１１１は、ｒ１１１１＝ｒ１１１２＝ｒ１１１３＝ｒ１
１１４とすることにより、端子Ｓ２３の電圧をｒ１１１
０で割り算した電流を吸い込む。ここで、帰還量決定回
路１１３はアナログ信号処理による帰還パスの帰還量を
決定する回路である。加算器１１４はアナログ信号処理
による帰還信号とディジタル信号処理による帰還信号と
を加算する回路である。反転回路１１５は、平衡型の帰
還信号を発生するために加算器１１４の出力振幅を反転
する回路である。ｒ１１００＝ｒ１１１０として、以下
の条件を満足するように定数を設定すれば、 ｒ１１３２／（ｒ１１３１＋ｒ１１３２）／ｒ１１００＝１／Ｒ' ＨＤ／ｒ１１００＝１／Ｒ' −１／Ｚ' 端子Ｓ１１と端子Ｓ１２との間の電圧から端子Ｓ１１で
は吸い込み、端子Ｓ１２では吐き出す電流への電圧電流
変換係数を−（ＨＡ＋ＨＤ）と設定でき、基本ブロック
図を用いて説明したように、リターンロス特性の良いイ
ンピーダンス合成ができる。
【００２１】
【発明の効果】本発明は、以上説明したように、ディジ
タル信号処理回路の遅延時間ＴＤによって発生するイン
ピーダンス合成値の誤差を小さくする効果がある。
タル信号処理回路の遅延時間ＴＤによって発生するイン
ピーダンス合成値の誤差を小さくする効果がある。
【図１】本発明の基本動作を示すブロック構成図。
【図２】本発明の第一実施例の構成を示すブロック構成
図。
図。
【図３】本発明の第二実施例の構成を示すブロック構成
図。
図。
１ アナログ信号処理回路 ２ ディジタル信号処理回路 １１ オペアンプ １２ 加算器 １３ 加算器 ２１ アナログディジタル変換器（Ａ／Ｄ） ２２ ディジタルアナログ変換器（Ｄ／Ａ） ２３ ディジタルフィルタ回路 １０１ オペアンプ １０２ オペアンプ Ｒ１０１ 抵抗 Ｒ１０２ 抵抗 Ｒ１０３ 抵抗 Ｓ１ 端子 Ｓ１１ 端子 Ｓ１２ 端子 Ｔｒ１０１ トランジスタ Ｔｒ１０２ トランジスタ ＶＩ 電圧電流変換回路 １１０ 電圧電流変換回路 １１１ 電圧電流変換回路 １１２ 電圧検出回路 １１３ 帰還量決定回路 １１４ 加算器 １１５ 反転回路
Claims (2)
- 【請求項１】 一つの端子の電圧を検出し、この検出し
た電圧を電流に変換してこの端子へ電流帰還する帰還パ
スに、この帰還成分の一部分が経由するアナログ信号処
理回路とこの帰還成分の残りの部分が経由する遅延時間
ＴＤをもつディジタル信号処理回路とが挿入され、上記
一方の端子からみた入力インピーダンスＺの値が抵抗値
Ｒ２を有する抵抗と容量値Ｃを有する容量との並列回路
に抵抗値Ｒ１を有する抵抗を直列接続したインピーダン
スＺの値に等しいインピーダンス合成回路において、 Ｃ’、Ｒ１’およびＲ２’が Ｒ１’＋Ｒ２’＝Ｒ１＋Ｒ２、 Ｃ’・Ｒ１’・Ｒ２’＝Ｃ・Ｒ１・Ｒ２、 Ｃ’・Ｒ２’＋ＴＤ・Ｒ２’／Ｒ１’＝Ｃ・Ｒ２、 を満足し、Ｚ’がＲ２’を抵抗値とする抵抗とＣ’を容
量値とする容量との並列回路にＲ１’を抵抗値とする抵
抗を直列接続したインピーダンスの値であるときに、 上記ディジタル信号処理回路の電流電圧変換係数の値が （１／Ｒ１’−１／Ｚ’）・ｅ-jwTD の近似値であり、上記アナログ信号処理回路の電流電圧
変換係数の値が −１／Ｒ１’ であることを特徴とするインピーダンス合成回路。 - 【請求項２】 一つの端子の代わりに二つの端子を有
し、上記帰還パスは、この二つの端子間の電位差を電流
に変換してこの二つの端子へ電流帰還するパスである請
求項１記載のインピーダンス合成回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14296992A JP2959278B2 (ja) | 1992-06-03 | 1992-06-03 | インピーダンス合成回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14296992A JP2959278B2 (ja) | 1992-06-03 | 1992-06-03 | インピーダンス合成回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05335887A true JPH05335887A (ja) | 1993-12-17 |
| JP2959278B2 JP2959278B2 (ja) | 1999-10-06 |
Family
ID=15327874
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14296992A Expired - Lifetime JP2959278B2 (ja) | 1992-06-03 | 1992-06-03 | インピーダンス合成回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2959278B2 (ja) |
-
1992
- 1992-06-03 JP JP14296992A patent/JP2959278B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JP2959278B2 (ja) | 1999-10-06 |
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