JPH05342116A - マイクロプロセッサ - Google Patents

Abstract

(57)【要約】 【目的】 マイクロプロセッサにバスバッファ回路を制
御する信号を発生させる手段を与えることで、バスバッ
ファ回路を通して独立したバス間のデータ転送を行うシ
ステムへの最適化を図る。 【構成】 独立したバス間のデータ転送をバスバッファ
回路１２を通して行うシステムで、マイクロプロセッサ
２２がインターフェイス装置７の介在なしで転送する場
合、マイクロプロセッサ２２の制御信号発生回路２７が
バスバッファ回路１２を制御するためのアドレスバスバ
ッファ制御信号２３とデータバスバッファ制御信号２４
と、インターフェイス制御信号２５とを出力して制御す
る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は複数の独立したシステ
ムバスを有し、これらのシステムバス間を接続するバス
バッファ回路を通して相互にデータ転送を行うシステム
に用いられるマイクロプロセッサに関するものである。

【０００２】

【従来の技術】図５は従来のマイクロプロセッサを用い
たシステムを示す構成図であり、１はローカルバスシス
テム、５はリモートバスシステム、１２はローカルバス
システム１とリモートバスシステム５との間に配されて
相互間のデータ転送を行うバスバッファ回路である。ロ
ーカルバスシステム１において、２はローカルバス、３
はこのローカルバスシステム１のバスマスタとなるマイ
クロプロセッサ、４はローカルバスに接続された記憶装
置である。

【０００３】リモートバスシステム５において、６はリ
モートバス、７はこのリモートバスシステム５のバスマ
スタとなるダイレクトメモリアクセスコントローラ（以
下、ＤＭＡＣという）、８はリモートバス６に接続され
た入出力装置（以下、Ｉ／Ｏという）、９はリモートバ
ス６に接続された記憶装置である。バスバッファ回路１
２において、１７は制御デコーダ、１３はデータバスバ
ッファ回路、１４はアドレスバスバッファ回路である。

【０００４】１０はマイクロプロセッサ３からＤＭＡＣ
７に送られるデータ転送要求信号、１１はＤＭＡＣ７か
らマイクロプロセッサ３に送られる転送要求受付信号、
１５はリモートバス６とアドレスバスバッファ回路１４
との間、及びローカルバス２と制御デコーダ１７との間
で転送されるアドレス、１６はリモートバス６とデータ
バスバッファ回路１３との間、及びＤＭＡＣ７とリモー
トバス２とデータバスバッファ回路１３との間で転送さ
れるデータ、１８はＤＭＡＣ７及び制御デコーダ１７が
データバスバッファ回路１３に送るデータバスバッファ
制御信号、１９はＤＭＡＣ７及び制御デコーダ１７がア
ドレスバスバッファ回路１４に送るアドレスバスバッフ
ァ制御信号、２０は制御デコーダ１７からＤＭＡＣ７に
送られる動作停止要求信号、２１はＤＭＡＣ７から制御
デコーダ１７に送られる動作停止信号である。

【０００５】次に動作について説明する。データバス、
アドレスバス、各バスに接続された機器を制御する制御
信号の総称をシステムバスとして説明する。ローカルバ
スシステム１のローカルバス２では、マイクロプロセッ
サ３がバスアクセス権を有するバスマスタとなり、バス
に接続されている記憶装置４から命令およびデータの読
み込みとデータの書き込みとを行う。リモートバスシス
テム５のリモートバス６では、ＤＭＡＣ７がバスアクセ
ス権を有するバスマスタとなり、バスに接続されている
Ｉ／Ｏ８と記憶装置９との間でデータ転送を行う。

【０００６】通常マイクロプロセッサ３はローカルバス
システム１内で閉じて処理を行っているが、Ｉ／Ｏ８か
ら入力され記憶装置９に格納されたデータ１６を参照し
ようとする場合は、ローカルバス２とリモートバス６の
データバスとを接続するデータバスバッファ回路１３
と、ローカルバス２とリモートバス６のアドレスバスと
を接続するアドレスバスバッファ回路１４とからなるバ
スバッファ回路１２を通してデータ転送を行う必要があ
る。このバスバッファ回路１２を制御する方法として、
アドレスデコードによりインターフェイス装置（ここで
はＤＭＡＣ７）を制御する方法がある。

【０００７】まず、アドレスデコードにより上記インタ
ーフェイス装置の動作を停止させる場合を説明する。制
御デコーダ１７はマイクロプロセッサ３からのアドレス
１５が記憶装置９が割当てられているアドレスを示すこ
とをデコードし、ＤＭＡＣ７に動作停止要求信号２０を
アサートして出力する。動作停止要求信号２０を受けた
ＤＭＡＣ７は、リモートバス６上で転送動作を行ってい
る場合は転送動作を中断し、転送動作を行っていない場
合は直ちに他の動作を停止して、動作を停止したことを
示す動作停止信号２１を制御デコーダ１７に返す。

【０００８】ＤＭＡＣ７が動作を停止している間のリモ
ートバス６のバス権は解放されているので、この間のリ
モートバス６の制御信号はローカルバス２側の制御信号
から生成して与える。そして制御デコーダ１７は、デー
タバスバッファ回路１３を制御するデータバスバッファ
制御信号１８とアドレスバスバッファ回路１４を制御す
るアドレスバスバッファ制御信号１９とを出力して、デ
ータの転送方向を制御する。

【０００９】リモートバス６のバスアクセス権を獲得し
たマイクロプロセッサ３は、バスバッファ回路１２を通
して記憶装置９またはＩ／Ｏ８のデータ１６をローカル
バス２の記憶装置４に、またはローカルバス２の記憶装
置４からリモートバス６の記憶装置９またはＩ／Ｏ８に
転送する。そして、マイクロプロセッサ３のリモートバ
ス６へのアクセスが終了しアドレス出力がネゲートされ
ると、ＤＭＡＣ７への動作停止要求信号２０がネゲート
して出力され、ＤＭＡＣ７は動作を再開する。

【００１０】次に、インターフェイス装置を用いる場合
を説明する。データの入れ替えなどで大量のデータをマ
イクロプロセッサ３が参照する必要がなくＩ／Ｏ８また
は記憶装置９から記憶装置４に転送する場合、インター
フェイス装置として独立したバス間の転送に対応可能な
ＤＭＡＣ７等を用いる。マイクロプロセッサ３はＤＭＡ
Ｃ７に対してリモートバス６からのデータ転送要求信号
１０を発行する。データ転送要求信号１０を受けたＤＭ
ＡＣ７は、リモートバス６上で転送動作を行っている場
合は転送動作を中断し、転送動作を行っていない場合は
直ちにマイクロプロセッサ３の転送要求信号１０を受け
付けたことを示す転送要求受付信号１１を返し、スレー
ブ状態になる。転送要求受付信号１１を受けたマイクロ
プロセッサ３はスレーブ状態になったＤＭＡＣ７に対し
てデータ転送に必要な、データの転送先アドレス、デー
タの転送元アドレスや転送量などを設定し、転送チャネ
ルをアクティブにする。そして、マイクロプロセッサ３
から再び転送要求信号１０をＤＭＡＣ７に入力すると、
ＤＭＡＣ７はローカルバス２のバス権をマイクロプロセ
ッサ３から得る。同時に、データバスバッファ回路１３
を制御するデータバスバッファ制御信号１８とアドレス
バスバッファ回路１４を制御するアドレスバスバッファ
制御信号１９とを出力して、データ１６の転送方向を制
御してから所定のデータ転送を行う。

【００１１】

【発明が解決しようとする課題】従来のマイクロプロセ
ッサを用いたシステムは以上のように構成されているの
で、マイクロプロセッサ３がリモートバス６に接続され
た機器をアクセスする方法として、まず、マイクロプロ
セッサ３がアクセスするアドレス１５をデコードし、ア
ドレス１５がリモートバス６に接続されている機器への
アクセスを示す場合に、リモートバス６のバスマスタで
あるＤＭＡＣ７の動作を停止して、リモートバスシステ
ム５に接続された機器の制御信号とバスバッファ回路１
２を制御する制御信号を生成し、バスバッファ回路１２
を通してデータ転送を行う必要がある。このため、アド
レス１５のデコード結果から制御信号を生成する回路が
複雑になる。このことはアドレスのデコード結果によっ
てＤＭＡＣ７に転送要求を出力する場合にも当てはま
る。また、ローカルバスシステム１のアドレス領域の一
部がリモートバスシステム５と重複する分、アドレス割
付の自由度が低下する。

【００１２】また、リモートバス６のバスマスタである
ＤＭＡＣ７をデータ転送要求信号１０によりスレーブ状
態にしてからＤＭＡＣ７にデータ転送に必要な値を設定
し、設定された内容でＤＭＡＣ７が転送を行う場合、大
量のデータを転送する時はＤＭＡＣ７に転送に必要な値
を設定するオーバヘッドよりＤＭＡＣ７の連続転送によ
る効率向上が上回るため問題とはならないが、小量のデ
ータ転送では上記オーバヘッドが連続転送による効率向
上を大きく下回り、全体の処理速度が低下する欠点があ
る。

【００１３】ここでは後者の問題点を解決するために両
者を併用する場合を例示していないが、特定のアドレス
に限ってＤＭＡＣ７を用いるために、マイクロプロセッ
サ３が直接データをアクセスする場合と、ＤＭＡＣ７に
要求をする場合との区別を制御する必要が生じ、アドレ
スデコードを含めた制御のためのデコーダがさらに複雑
になる等の問題点があった。

【００１４】この発明は上記のような問題点を解消する
ためになされたもので、構成が簡単で処理の容易な且つ
アドレスの割付の自由度を増すことのできるマイクロプ
ロセッサを得ることを目的とする。

【００１５】

【課題を解決するための手段】請求項１の発明に係るマ
イクロプロセッサは、アドレスバスバッファ制御信号、
データバスバッファ制御信号及びインターフェイス装置
を制御するためのインターフェイス制御信号とを発生す
る制御信号発生回路と、これを制御する制御レジスタと
を設けたものである。

【００１６】請求項２の発明に係るマイクロプロセッサ
は、レジスタに保持されたマイクロプロセッサがアクセ
スしようとするアドレス領域とマイクロプロセッサが転
送を制御するアドレス領域とをアドレス比較器によって
比較し、その比較結果により、上記制御信号発生器を制
御するものである。

【００１７】請求項３の発明に係るマイクロプロセッサ
は、命令デコーダの解読結果に応じて上記制御信号発生
回路を制御するものである。

【００１８】

【作用】請求項１の発明におけるマイクロプロセッサ
は、制御レジスタにマイクロプロセッサ自身がシステム
バス間の転送を制御することが設定された場合、インタ
ーフェイス制御信号により、インターフェイス装置をア
イドル状態にし、インターフェイス装置に代わって制御
信号発生回路からアドレスバスバッファ制御信号と前記
データバスバッファ制御信号とを出力して、バスバッフ
ァ回路を制御し、独立バス間のデータ転送を行う。

【００１９】請求項２の発明におけるマイクロプロセッ
サは、アドレス比較器の比較結果が一致すると、制御信
号発生回路からのインターフェイス制御信号によりイン
ターフェイス装置をアイドル状態にし、制御信号発生回
路よりインターフェイス装置に代わってアドレスバスバ
ッファ制御信号とデータバスバッファ制御信号とを出力
してバスバッファ回路を制御し、独立バス間のデータ転
送を行う。

【００２０】請求項３の発明におけるマイクロプロセッ
サは、命令のデコード結果がマイクロプロセッサ自身が
システムバス間の転送を制御することを意味する場合、
アドレスバスバッファ制御信号とデータバスバッファ制
御信号とインターフェイス制御信号とを制御信号発生回
路から出力して、インターフェイス装置をアイドル状態
としてバスバッファ回路を制御し、独立バス間のデータ
転送を行う。

【００２１】

【実施例】

実施例１．以下、請求項１の発明の一実施例を図につい
て説明する。図１においては、図５と対応する部分には
同一符号を付して説明を省略する。２２はこの発明によ
るマイクロプロセッサ、２３はアドレスバッファの方向
を制御するためのアドレスバスバッファ制御信号、２４
は同じくデータバスバッファ回路１３に送られるデータ
の転送方向を制御するためのデータバスバッファ制御信
号、２５はマイクロプロセッサ２２が独立したバス間の
インターフェイスを行うインターフェイス装置（ＤＭＡ
Ｃ７）を制御するためのインターフェイス制御信号であ
る。

【００２２】図２はマイクロプロセッサ２２の実施例を
示すもので、２６は制御レジスタ、２７は制御レジスタ
２６で制御されて各制御信号を出力する制御信号発生回
路である。

【００２３】次に動作について説明する。まず、大量の
データを転送する場合などで、マイクロプロセッサ２２
がデータ転送を行わない場合を説明する。マイクロプロ
セッサ２２では、ＯＳまたはアプリケーションプログラ
ムでマイクロプロセッサの制御信号発生動作を指定する
制御レジスタ２６に、マイクロプロセッサ２２がデータ
転送の制御を行わないでＤＭＡＣ７による転送を行うこ
とを意味する転送要求が設定される。制御信号発生回路
２７はバスバッファ回路１２に対して常にＤＭＡＣ７側
からの制御信号で制御されるようにアドレスバスバッフ
ァ制御信号２３とデータバスバッファ制御信号２４とを
ネゲートして出力する。同時に、ＤＭＡＣ７に対しては
インターフェイス制御信号２５をアサートすることで、
ＤＭＡＣ７に転送要求を出力する。そしてＤＭＡＣ７が
ローカルバス２のバス権を獲得してデータ転送を行う。

【００２４】次に、小量のデータ転送の場合などで、マ
イクロプロセッサ２２が直接データ転送を行う場合を説
明する。マイクロプロセッサ２２ではＯＳまたはアプリ
ケーションプログラムで制御レジスタ２６にマイクロプ
ロセッサ２２がデータ１６の転送制御を行うことを意味
する動作停止要求が設定される。制御信号発生回路２７
はバスバッファ回路１２を制御するためにアドレスバス
バッファ制御信号２３とデータバスバッファ制御信号２
４とをアサートして出力する。同時に、ＤＭＡＣ７に対
してはインターフェイス制御信号２５をネゲートするこ
とで、ＤＭＡＣ７に対して動作停止要求を出力する。そ
してマイクロプロセッサ２２がリモートバス６のバス権
を獲得してデータ転送を行う。

【００２５】実施例２．図３は請求項２の発明によるマ
イクロプロセッサ２２の実施例を示す。図３において、
２８はマイクロプロセッサ２２が直接データ転送を行う
アドレスが設定されるアドレスレジスタ、２９はマイク
ロプロセッサが処理中のアドレスが入力されるカレント
アドレスレジスタ、３０はアドレスレジスタ２８の出力
アドレスとカレントアドレスレジスタ２９の出力アドレ
スとを比較し、その比較結果で制御信号発生回路２７を
制御するアドレス比較器である。

【００２６】次に動作について説明する。まず、大量の
データを転送する場合などで、マイクロプロセッサ２２
がデータ転送を行わない場合を説明する。マイクロプロ
セッサ２２ではアドレスレジスタ２８に予めマイクロプ
ロセッサ２２が直接データ転送を行うアドレス領域が設
定される。また、マイクロプロセッサ２２が処理中の命
令やデータのアドレス情報は、カレントアドレスレジス
タ２９に逐一入力され、アドレス比較器３０でアドレス
レジスタ２８の値と比較される。比較の結果、カレント
アドレスレジスタ２９に入力されたアドレスがリモート
バス６へのアクセスを示し、かつＤＭＡＣ７がデータ１
６の転送処理を行うことを示すと、制御信号発生回路２
７は比較結果を受けて、バスバッファ回路１２に対して
常にＤＭＡＣ７側からの制御信号で制御されるようにア
ドレスバスバッファ制御信号２３とデータバスバッファ
制御信号２４とをネゲートして出力する。同時に、ＤＭ
ＡＣ７に対しては、インターフェイス制御信号２５をア
サートすることで、ＤＭＡＣ７に転送要求を出力する。
そしてＤＭＡＣ７がローカルバス２のバス権を獲得して
データ転送を行う。

【００２７】次に、小量のデータ転送の場合などで、マ
イクロプロセッサ２２が直接データ転送を行う場合を説
明する。

【００２８】マイクロプロセッサ２２ではアドレスレジ
スタ２８に予めマイクロプロセッサ２２が直接データ転
送を行うアドレス領域が設定される。マイクロプロセッ
サ２２が処理中の命令やデータのアドレス情報はカレン
トアドレスレジスタ２９に逐一入力され、アドレス比較
器３０でアドレスレジスタ２８の値と比較される。比較
の結果、カレントアドレスレジスタ２９に入力されたア
ドレスがリモートバス６へのアクセスを示し、かつマイ
クロプロセッサ２２が直接データ１６の転送処理を行う
ことを示すと、制御信号発生回路２７は比較結果を受け
て、バスバッファ回路１２を制御するためにアドレスバ
スバッファ制御信号２３とデータバスバッファ制御信号
２４とをアサートして出力する。同時に、ＤＭＡＣ７に
対してはインターフェイス制御信号２５をネゲートする
ことで、ＤＭＡＣ７に対して動作停止要求を出力する。
そしてマイクロプロセッサ２２がリモートバス６のバス
権を獲得してデータ転送を行う。

【００２９】実施例３．図４は請求項３の発明によるマ
イクロプロセッサ２２の実施例を示す。３１は命令を解
読しその解読結果により制御信号発生回路２７を制御す
る命令デコーダである。

【００３０】次に動作について説明する。まず、大量の
データを転送する場合などで、マイクロプロセッサ２２
がデータ転送を行わない場合を説明する。マイクロプロ
セッサ２２では、命令が命令デコーダ３１でデコードさ
れた結果がＤＭＡＣ７によるデータ１６の転送要求を意
味すると、制御信号発生回路２７はバスバッファ回路１
２に対して常にＤＭＡＣ７側からの制御信号で制御され
るように、アドレスバスバッファ制御信号２３とデータ
バスバッファ制御信号２４をネゲートして出力する。同
時に、ＤＭＡＣ７に対してはインターフェイス制御信号
２５をアサートすることで、ＤＭＡＣ７に転送要求を出
力する。そしてＤＭＡＣ７がローカルバス２のバス権を
獲得してデータ転送を行う。

【００３１】次に、小量のデータ転送の場合などで、マ
イクロプロセッサ２２が直接データ転送を行う場合を説
明する。マイクロプロセッサ２２では命令が命令デコー
ダ３０でデコードされた結果がマイクロプロセッサ２２
が直接データ１６を転送することを意味すると、制御信
号発生回路２７はバスバッファ回路１２を制御するため
にアドレスバスバッファ制御信号２３とデータバスバッ
ファ制御信号２４とをアサートして出力する。同時に、
ＤＭＡＣ７に対してはインターフェイス制御信号２５を
ネゲートすることで、ＤＭＡＣ７に対して動作停止要求
を出力する。そしてマイクロプロセッサ２２がリモート
バス６のバス権を獲得してデータ転送を行う。

【００３２】

【発明の効果】以上のように、請求項１の発明は、各バ
スバッファ制御信号とインターフェイス制御信号とを発
生する制御信号発生回路と、これを制御する制御レジス
タとを設ける構成とした。

【００３３】また、請求項２の発明は、アドレスカウン
タとカレントアドレスカウンタとそれらの出力アドレス
を比較し、その比較結果で上記制御信号発生回路を制御
するように構成した。

【００３４】請求項３の発明は、命令デコーダの解読結
果に応じて上記制御信号発生回路を制御するように構成
した。

【００３５】従って、請求項１の発明に係るマイクロプ
ロセッサによれば、転送動作を指定する制御レジスタへ
の設定により、また請求項２の発明に係るマイクロプロ
セッサによれば、アドレス領域レジスタに設定した値に
より、そして請求項３の発明に係るマイクロプロセッサ
によれば、命令で指定することにより、独立バス間のデ
ータ転送をインターフェイス装置が行うのかマイクロプ
ロセッサが行うかの指定が可能となる。このため、アド
レスデコードによる独立バス間のデータ転送をインター
フェイス装置が行うのかマイクロプロセッサが行うかの
選択回路が不要となり、システムの部品点数が減るのみ
ならず、アドレスデコーダというハードウェアで固定さ
れていたものがソフトウェアによる処理で可能となり、
システムの柔軟性が増す等の効果がある。さらに、請求
項１と３の発明によれば、アドレスで指定する必要がな
くなり、アドレス割付の自由度が損なわれない効果があ
る。

【図面の簡単な説明】

【図１】請求項１〜３の発明によるマイクロプロセッサ
を用いたシステムを示すの構成図である。

【図２】請求項１の発明の一実施例によるマイクロプロ
セッサを示す構成図である。

【図３】請求項２の発明の一実施例によるマイクロプロ
セッサを示す構成図である。

【図４】請求項３の発明の一実施例によるマイクロプロ
セッサを示す構成図である。

【図５】従来のマイクロプロセッサを用いたシステムを
示す構成図である。

【符号の説明】 ７ ダイレクトメモリアクセスコントローラ（インター
フェイス装置） １０ データ転送要求信号 １３ データバスバッファ回路 １４ アドレスバスバッファ回路 １８，２４ データバスバッファ制御信号 １９，２３ アドレスバスバッファ制御信号 ２２ マイクロプロセッサ ２５ インターフェイス制御信号 ２６ 制御レジスタ ２７ 制御信号発生回路 ２８ アドレスレジスタ ２９ カレントアドレスレジスタ ３０ アドレス比較器 ３１ 命令デコーダ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 複数の独立したシステムバスを有し、上
   記複数のシステムバス間はそれぞれのアドレスバスを接
   続するアドレスバスバッファ回路およびデータバスを接
   続するデータバスバッファ回路を介して接続され、上記
   アドレスバスバッファ回路にはアドレスバスバッファ制
   御信号が入力され、上記データバスバッファ回路にはデ
   ータバスバッファ制御信号が入力され、マイクロプロセ
   ッサが上記システムバス間のデータ転送を行う場合、上
   記マイクロプロセッサからのデータ転送要求信号に従っ
   て上記アドレスバスバッファ制御信号ならびに上記デー
   タバスバッファ制御信号を出力するインターフェイス装
   置が介在して転送可能となるシステムに用いられる上記
   マイクロプロセッサにおいて、上記アドレスバスバッフ
   ァ制御信号と上記データバスバッファ制御信号と上記イ
   ンターフェイス装置を制御するインターフェイス制御信
   号とを発生する制御信号発生回路と、上記制御信号発生
   回路を制御する制御レジスタとを設けたことを特徴とす
   るマイクロプロセッサ。
2. 【請求項２】 複数の独立したシステムバスを有し、上
   記複数のシステムバス間はそれぞれのアドレスバスを接
   続するアドレスバスバッファ回路およびデータバスを接
   続するデータバスバッファ回路を介して接続され、上記
   アドレスバスバッファ回路にはアドレスバスバッファ制
   御信号が入力され、上記データバスバッファ回路にはデ
   ータバスバッファ制御信号が入力され、マイクロプロセ
   ッサが上記システムバス間のデータ転送を行う場合、上
   記マイクロプロセッサからのデータ転送要求信号に従っ
   て上記アドレスバスバッファ制御信号ならびに上記デー
   タバスバッファ制御信号を出力するインターフェイス装
   置が介在して転送可能となるシステムに用いられる上記
   マイクロプロセッサにおいて、上記アドレスバスバッフ
   ァ制御信号と上記データバスバッファ制御信号と上記イ
   ンターフェイス装置を制御するインターフェイス制御信
   号とを発生する制御信号発生回路と、上記マイクロプロ
   セッサが直接データ転送を行うアドレスが設定されるア
   ドレスレジスタと、上記マイクロプロセッサが処理中の
   アドレスが入力されるカレントアドレスレジスタと、上
   記アドレスレジスタの出力アドレスと上記カレントアド
   レスレジスタの出力アドレスとを比較し、その比較結果
   で上記制御信号発生回路を制御するアドレス比較器とを
   設けたことを特徴とするマイクロプロセッサ。
3. 【請求項３】 複数の独立したシステムバスを有し、上
   記複数のシステムバス間はそれぞれのアドレスバスを接
   続するアドレスバスバッファ回路およびデータバスを接
   続するデータバスバッファ回路を介して接続され、上記
   アドレスバスバッファ回路にはアドレスバスバッファ制
   御信号が入力され、上記データバスバッファ回路にはデ
   ータバスバッファ制御信号が入力され、マイクロプロセ
   ッサが上記システムバス間のデータ転送を行う場合、上
   記マイクロプロセッサからのデータ転送要求信号に従っ
   て上記アドレスバスバッファ制御信号ならびに上記デー
   タバスバッファ制御信号を出力するインターフェイス装
   置が介在して転送可能となるシステムに用いられる上記
   マイクロプロセッサにおいて、上記アドレスバスバッフ
   ァ制御信号と上記データバスバッファ制御信号と上記イ
   ンターフェイス装置を制御するインターフェイス制御信
   号とを発生する制御信号発生回路と、命令を解読しその
   解読結果により上記制御信号発生回路を制御する命令デ
   コーダとを設けたことを特徴とするマイクロプロセッ
   サ。