JPH05343353A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPH05343353A JPH05343353A JP15316092A JP15316092A JPH05343353A JP H05343353 A JPH05343353 A JP H05343353A JP 15316092 A JP15316092 A JP 15316092A JP 15316092 A JP15316092 A JP 15316092A JP H05343353 A JPH05343353 A JP H05343353A
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- metal
- wiring
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Abstract
(57)【要約】
【目的】 半導体装置において、配線におけるエレクト
ロマイグレーションの発生あるいは配線を構成する金属
イオンの拡散を防止して配線を細線化する。 【構成】 シリコン基板１１上にシリコン酸化膜１４を
積層し、シリコン酸化膜１４に形成したトレンチ１４ａ
に高融点金属であるタングステン１２を堆積し、タング
ステン１２内に低抵抗金属であるアルミニウム線１３を
通した構造にしている。これによりアルミニウム線１３
周囲はタングステン１２によって覆われて露出部分がな
くなるため、配線を細線化した際にエレクトロマイグレ
ーションが発生しない。
ロマイグレーションの発生あるいは配線を構成する金属
イオンの拡散を防止して配線を細線化する。 【構成】 シリコン基板１１上にシリコン酸化膜１４を
積層し、シリコン酸化膜１４に形成したトレンチ１４ａ
に高融点金属であるタングステン１２を堆積し、タング
ステン１２内に低抵抗金属であるアルミニウム線１３を
通した構造にしている。これによりアルミニウム線１３
周囲はタングステン１２によって覆われて露出部分がな
くなるため、配線を細線化した際にエレクトロマイグレ
ーションが発生しない。
Description
【０００１】
【産業上の利用分野】本発明は、エレクトロマイグレー
ション等に強い配線構造の半導体装置およびその製造方
法に関する。
ション等に強い配線構造の半導体装置およびその製造方
法に関する。
【０００２】
【従来の技術】半導体装置では、シリコン基板とのオー
ミック特性や、その比抵抗が低い低抵抗特性のため、一
般的には配線としてアルミニウム（Ａｌ）が多用されて
おり、その他には銀（Ａｇ）が使用されたり、銅（Ｃ
ｕ）の使用等が提案されている。
ミック特性や、その比抵抗が低い低抵抗特性のため、一
般的には配線としてアルミニウム（Ａｌ）が多用されて
おり、その他には銀（Ａｇ）が使用されたり、銅（Ｃ
ｕ）の使用等が提案されている。
【０００３】図３に通常の半導体装置の配線構造を示
す。
す。
【０００４】この半導体装置は、例えばｎ＋等に高ドー
プされたシリコン基板１上にシリコン酸化膜４を積層
し、このシリコン酸化膜４にシリコン基板１とコンタク
トをとるための配線用溝であるトレンチ（コンタクトホ
ールともいう）を形成し、続いてこのトレンチにスパッ
タ法等によりＡｌを堆積し、フォトリソグラフィにより
エッチングすることで、Ａｌ配線３を完成させている。
プされたシリコン基板１上にシリコン酸化膜４を積層
し、このシリコン酸化膜４にシリコン基板１とコンタク
トをとるための配線用溝であるトレンチ（コンタクトホ
ールともいう）を形成し、続いてこのトレンチにスパッ
タ法等によりＡｌを堆積し、フォトリソグラフィにより
エッチングすることで、Ａｌ配線３を完成させている。
【０００５】
【発明が解決しようとする課題】ところで、このような
半導体装置では、近年配線の微細化が進んでいるが、フ
ォトリソグラフィによるエッチングの場合には、位置合
せの工程があり、その露光誤差を見込む必要があるた
め、配線の微細化が困難である、という問題がある。
半導体装置では、近年配線の微細化が進んでいるが、フ
ォトリソグラフィによるエッチングの場合には、位置合
せの工程があり、その露光誤差を見込む必要があるた
め、配線の微細化が困難である、という問題がある。
【０００６】また、ＡｌやＡｇ配線を細線化した場合に
は、エレクトロマイグレーション、すなわち配線を流れ
る高密度の電子流によってＡｌ原子等が粒界に沿って移
動し、これが顕著になった場合には粒界にボイドが生
成、成長して配線が断線し、信頼性が低下する、という
問題が生じる。
は、エレクトロマイグレーション、すなわち配線を流れ
る高密度の電子流によってＡｌ原子等が粒界に沿って移
動し、これが顕著になった場合には粒界にボイドが生
成、成長して配線が断線し、信頼性が低下する、という
問題が生じる。
【０００７】さらに、低抵抗金属であってエレクトロマ
イグレーションがほとんど発生しないＣｕを配線材料と
して使用するという動きも活発であるが、Ｃｕ配線の場
合には、重金属イオンであるＣｕイオンが半導体素子に
拡散していき、本装置の特性を劣化させ、半導体ディバ
イスの使用には適してない、という問題がある。
イグレーションがほとんど発生しないＣｕを配線材料と
して使用するという動きも活発であるが、Ｃｕ配線の場
合には、重金属イオンであるＣｕイオンが半導体素子に
拡散していき、本装置の特性を劣化させ、半導体ディバ
イスの使用には適してない、という問題がある。
【０００８】そこで、最近は、ＡｌやＣｕより比抵抗は
高いがエレクトロマイグレーションに強く、かつ、重金
属イオンを拡散しにくいタングステン（Ｗ）等の高融点
金属を使用して、図４に示すようにシリコン基板１と配
線３との間にタングステン２を介在させた２層構造が提
案されている。しかし、この構造の場合にも、図４に示
すように配線３が高融点金属２に覆われてない露出した
側面３ａ〜３ｃがあるため、ＡｌやＡｇ配線の場合には
その側面３ａ〜３ｃからエレクトロマイグレーションが
発生して配線が変質する一方、Ｃｕ配線の場合にはそこ
からＣｕイオンが半導体素子へ拡散していき、本装置の
特性を劣化させてしまう、という問題が残る。
高いがエレクトロマイグレーションに強く、かつ、重金
属イオンを拡散しにくいタングステン（Ｗ）等の高融点
金属を使用して、図４に示すようにシリコン基板１と配
線３との間にタングステン２を介在させた２層構造が提
案されている。しかし、この構造の場合にも、図４に示
すように配線３が高融点金属２に覆われてない露出した
側面３ａ〜３ｃがあるため、ＡｌやＡｇ配線の場合には
その側面３ａ〜３ｃからエレクトロマイグレーションが
発生して配線が変質する一方、Ｃｕ配線の場合にはそこ
からＣｕイオンが半導体素子へ拡散していき、本装置の
特性を劣化させてしまう、という問題が残る。
【０００９】本発明はこのような問題に着目してなされ
たもので、配線におけるエレクトロマイグレーションの
発生あるいは配線を構成する金属イオンが半導体素子へ
拡散することを防止して配線を細線化できる半導体装置
およびその製造方法を提供することを目的とする。
たもので、配線におけるエレクトロマイグレーションの
発生あるいは配線を構成する金属イオンが半導体素子へ
拡散することを防止して配線を細線化できる半導体装置
およびその製造方法を提供することを目的とする。
【００１０】
【課題を解決するための手段】上記目的を達成するため
請求項１記載の発明では、基板上の絶縁層に形成された
配線用溝に半導体素子同士を接続するための配線が配設
された半導体装置において、上記配線は、低抵抗金属線
周囲をそれより比抵抗の高い高融点金属あるいは高融点
金属のシリサイドで覆ってなることを特徴とする。
請求項１記載の発明では、基板上の絶縁層に形成された
配線用溝に半導体素子同士を接続するための配線が配設
された半導体装置において、上記配線は、低抵抗金属線
周囲をそれより比抵抗の高い高融点金属あるいは高融点
金属のシリサイドで覆ってなることを特徴とする。
【００１１】また、請求項２記載の発明では、半導体装
置の製造方法において、基板上の絶縁層に形成された配
線用溝に高融点金属あるいは高融点金属のシリサイドを
中央に窪みが形成されるように選択ＣＶＤ法によって堆
積する工程と、上記高融点金属あるいは高融点金属のシ
リサイドが堆積された配線用溝およびその周囲の絶縁層
上に低抵抗金属層を積層する工程と、上記積層された低
抵抗金属層の内、上記高融点金属あるいは高融点金属の
シリサイド中央に形成された上記窪み内のみに低抵抗金
属層が低抵抗金属線として残存するようにエッチバック
する工程と、上記窪み内に残存した低抵抗金属線上に再
度高融点金属あるいは高融点金属のシリサイドを選択Ｃ
ＶＤ法によって堆積する工程と、を具備することを特徴
とする。
置の製造方法において、基板上の絶縁層に形成された配
線用溝に高融点金属あるいは高融点金属のシリサイドを
中央に窪みが形成されるように選択ＣＶＤ法によって堆
積する工程と、上記高融点金属あるいは高融点金属のシ
リサイドが堆積された配線用溝およびその周囲の絶縁層
上に低抵抗金属層を積層する工程と、上記積層された低
抵抗金属層の内、上記高融点金属あるいは高融点金属の
シリサイド中央に形成された上記窪み内のみに低抵抗金
属層が低抵抗金属線として残存するようにエッチバック
する工程と、上記窪み内に残存した低抵抗金属線上に再
度高融点金属あるいは高融点金属のシリサイドを選択Ｃ
ＶＤ法によって堆積する工程と、を具備することを特徴
とする。
【００１２】
【作用】請求項１記載の発明では、半導体装置におい
て、低抵抗金属線周囲をそれより比抵抗の高い高融点金
属あるいは高融点金属のシリサイドで覆った配線構造に
したため、Ａｌ配線等の場合にはエレクトロマイグレー
ションの発生を防止でき、Ｃｕ配線の場合には半導体素
子へのＣｕイオンの拡散を防止できる。
て、低抵抗金属線周囲をそれより比抵抗の高い高融点金
属あるいは高融点金属のシリサイドで覆った配線構造に
したため、Ａｌ配線等の場合にはエレクトロマイグレー
ションの発生を防止でき、Ｃｕ配線の場合には半導体素
子へのＣｕイオンの拡散を防止できる。
【００１３】請求項２記載の発明では、請求項１記載の
半導体装置を、高融点金属の選択ＣＶＤ法による堆積、
低抵抗金属層の積層およびエッチバック、再度高融点金
属の選択ＣＶＤ法による堆積という４工程により自己整
合で製造できる。
半導体装置を、高融点金属の選択ＣＶＤ法による堆積、
低抵抗金属層の積層およびエッチバック、再度高融点金
属の選択ＣＶＤ法による堆積という４工程により自己整
合で製造できる。
【００１４】
【実施例】以下、本発明に係る半導体装置およびその製
造方法の実施例を図面に基づいて説明する。
造方法の実施例を図面に基づいて説明する。
【００１５】図１に、本実施例に係る半導体装置の断面
構造を示す。
構造を示す。
【００１６】この半導体装置では、シリコン基板１１上
にシリコン酸化膜１４を積層し、この酸化膜１４には配
線用溝であるトレンチ１４ａを形成しており、このトレ
ンチ１４ａには高融点金属であるタングステン１２を堆
積し、タングステン１２内に通常の配線として使用され
る比抵抗の低い低抵抗金属であるアルミニウム線１３が
通った、すなわちアルミニウム線１３周囲がタングステ
ン１２により覆われて露出しない配線構造にしている。
なお、上記トレンチ４ａには酸化膜１４とタングステン
１２との間に導電性のドープドポリシリコン層１５を介
在させている。
にシリコン酸化膜１４を積層し、この酸化膜１４には配
線用溝であるトレンチ１４ａを形成しており、このトレ
ンチ１４ａには高融点金属であるタングステン１２を堆
積し、タングステン１２内に通常の配線として使用され
る比抵抗の低い低抵抗金属であるアルミニウム線１３が
通った、すなわちアルミニウム線１３周囲がタングステ
ン１２により覆われて露出しない配線構造にしている。
なお、上記トレンチ４ａには酸化膜１４とタングステン
１２との間に導電性のドープドポリシリコン層１５を介
在させている。
【００１７】次に、この半導体装置の製造方法、すなわ
ち請求項２記載の発明の一例を図面に基づき説明する。
ち請求項２記載の発明の一例を図面に基づき説明する。
【００１８】図２（ａ）〜（ｅ）は、製造完了までのこ
の半導体装置の断面構造を示しており、まず予め（ａ）
に示すように、例えばｎ＋に高ドープされたシリコン基
板１１上に絶縁層であるシリコン酸化膜１４を積層し、
このシリコン酸化膜１４上にシリコン基板１１とコンタ
クトをとるためのトレンチ１４ａを形成し、このトレン
チ１４ａ側壁に導電性のサイドウォールとしてドープド
ポリシリコン層１５を気相成長（ＣＶＤ）法、およびリ
アクティブイオンエッチング（ＲＩＥ）法により形成し
ておく。
の半導体装置の断面構造を示しており、まず予め（ａ）
に示すように、例えばｎ＋に高ドープされたシリコン基
板１１上に絶縁層であるシリコン酸化膜１４を積層し、
このシリコン酸化膜１４上にシリコン基板１１とコンタ
クトをとるためのトレンチ１４ａを形成し、このトレン
チ１４ａ側壁に導電性のサイドウォールとしてドープド
ポリシリコン層１５を気相成長（ＣＶＤ）法、およびリ
アクティブイオンエッチング（ＲＩＥ）法により形成し
ておく。
【００１９】次いで、６フッ化タングステン（ＷＦ6 ）
を使用した選択ＣＶＤ法で高融点金属であるタングステ
ン１２をトレンチ１４ａに選択的に成長させ、（ｂ）に
示すようにトレンチ１４ａ中央に窪み１２ａができるよ
うに、すなわちトレンチ１４ａ両端側ではドープドポリ
シリコン層１５を完全に覆い、かつ、トレンチ１４ａ中
央ではその深さ１／３程度までとなるようにタングステ
ン１２を堆積させる。
を使用した選択ＣＶＤ法で高融点金属であるタングステ
ン１２をトレンチ１４ａに選択的に成長させ、（ｂ）に
示すようにトレンチ１４ａ中央に窪み１２ａができるよ
うに、すなわちトレンチ１４ａ両端側ではドープドポリ
シリコン層１５を完全に覆い、かつ、トレンチ１４ａ中
央ではその深さ１／３程度までとなるようにタングステ
ン１２を堆積させる。
【００２０】続いて、（ｃ）に示すようにその堆積され
たタングステン１２およびシリコン酸化膜１４上にスパ
ッタ法で低抵抗金属であるアルミニウムを全面堆積させ
てアルミニウム層１３ａを積層し、その後ＲＩＥ法によ
りアルミニウム層１３ａを選択的にエッチングしてエッ
チバックし、（ｄ）に示すようにタングステン１２の窪
み１２ａ内のみにアルミニウム層１３ａを残してこれを
アルミニウム線１３とする。
たタングステン１２およびシリコン酸化膜１４上にスパ
ッタ法で低抵抗金属であるアルミニウムを全面堆積させ
てアルミニウム層１３ａを積層し、その後ＲＩＥ法によ
りアルミニウム層１３ａを選択的にエッチングしてエッ
チバックし、（ｄ）に示すようにタングステン１２の窪
み１２ａ内のみにアルミニウム層１３ａを残してこれを
アルミニウム線１３とする。
【００２１】そして最後に、再度タングステン１２を選
択ＣＶＤ法によって窪み１２ａ内のアルミニウム線１３
上に成長させ、（ｅ）に示すようにアルミニウム線１３
の周囲が高融点金属であるタングステン１２に覆われ露
出しない図１に示す構造の半導体装置が完成する。
択ＣＶＤ法によって窪み１２ａ内のアルミニウム線１３
上に成長させ、（ｅ）に示すようにアルミニウム線１３
の周囲が高融点金属であるタングステン１２に覆われ露
出しない図１に示す構造の半導体装置が完成する。
【００２２】従って、エレクトロマイグレーションに強
く、かつ、重金属イオンの拡散を防止できるタングステ
ン１２等の高融点金属によって低抵抗金属であるアルミ
ニウム線１３が覆われ露出しないため、アルミニウム線
１３にエレクトロマイグレーションが発生することがな
くなり、配線部分の変質を防止して、この半導体装置の
特性劣化を防止できる。
く、かつ、重金属イオンの拡散を防止できるタングステ
ン１２等の高融点金属によって低抵抗金属であるアルミ
ニウム線１３が覆われ露出しないため、アルミニウム線
１３にエレクトロマイグレーションが発生することがな
くなり、配線部分の変質を防止して、この半導体装置の
特性劣化を防止できる。
【００２３】また、（ｂ）〜（ｅ）までの４工程では、
選択ＣＶＤ法やＲＩＥ法を組み合わた自己整合、すなわ
ち新たなマスクを必要としないプロセスによって上記配
線構造を実現しているため、フォトリソグラフィの場合
に生じるマスク合わせの誤差がなくなり、より高密度で
微細さの損なわれることがない高信頼、低抵抗な配線を
実現できる。
選択ＣＶＤ法やＲＩＥ法を組み合わた自己整合、すなわ
ち新たなマスクを必要としないプロセスによって上記配
線構造を実現しているため、フォトリソグラフィの場合
に生じるマスク合わせの誤差がなくなり、より高密度で
微細さの損なわれることがない高信頼、低抵抗な配線を
実現できる。
【００２４】なお、本実施例では、配線としての低抵抗
金属としてＡｌ、その低抵抗金属周囲を覆う高融点金属
としてＷ（タングステン）を一例に説明したが、上記低
抵抗金属としてＡｌの他にＡｇやＣｕを使用したり、ま
た高融点金属としてＷの他にＴｉや、Ｖ、Ｃｒ、Ｎｉ、
Ｃｏ、Ｍｏ、Ｔａ、Ｎｂを使用したり、高融点金属の代
りにこれら高融点金属のシリサイド、すなわち当該高融
点金属とシリコンとの侵入型合金により低抵抗金属周囲
を覆うようにしても良い。その際、Ａｇを低抵抗金属と
して使用した場合にはＡｌの場合と同様エレクトロマイ
グレーションを防止でき、またＣｕを使用した場合には
エレクトロマイグレーションの代りにＣｕイオンの拡散
を防止できる。
金属としてＡｌ、その低抵抗金属周囲を覆う高融点金属
としてＷ（タングステン）を一例に説明したが、上記低
抵抗金属としてＡｌの他にＡｇやＣｕを使用したり、ま
た高融点金属としてＷの他にＴｉや、Ｖ、Ｃｒ、Ｎｉ、
Ｃｏ、Ｍｏ、Ｔａ、Ｎｂを使用したり、高融点金属の代
りにこれら高融点金属のシリサイド、すなわち当該高融
点金属とシリコンとの侵入型合金により低抵抗金属周囲
を覆うようにしても良い。その際、Ａｇを低抵抗金属と
して使用した場合にはＡｌの場合と同様エレクトロマイ
グレーションを防止でき、またＣｕを使用した場合には
エレクトロマイグレーションの代りにＣｕイオンの拡散
を防止できる。
【００２５】また、本実施例では、シリコン基板上１１
に積層したシリコン酸化膜１４にトレンチ１４ａを形成
し、そのトレンチ側壁にドープドポリシリコン層１５を
形成して、その後タングステン等の高融点金属の選択Ｃ
ＶＤ法による堆積という順で半導体製造装置の製造方法
を説明したが、シリコン基板に直接トレンチを形成して
その箇所に配線する場合には、当該トレンチ１４ａ側面
にドープドポリシリコン層１５を介在させなくても、タ
ングステン等の選択成長が可能であるため、シリコン基
板に直接形成したトレンチにタングステン等を選択ＣＶ
Ｄ法により直接堆積し、続いて低抵抗金属層の積層およ
びエッチバック、タングステンの再度の選択ＣＶＤ法に
よる堆積によって低抵抗金属周囲を高融点金属によって
囲むようにしても良い。
に積層したシリコン酸化膜１４にトレンチ１４ａを形成
し、そのトレンチ側壁にドープドポリシリコン層１５を
形成して、その後タングステン等の高融点金属の選択Ｃ
ＶＤ法による堆積という順で半導体製造装置の製造方法
を説明したが、シリコン基板に直接トレンチを形成して
その箇所に配線する場合には、当該トレンチ１４ａ側面
にドープドポリシリコン層１５を介在させなくても、タ
ングステン等の選択成長が可能であるため、シリコン基
板に直接形成したトレンチにタングステン等を選択ＣＶ
Ｄ法により直接堆積し、続いて低抵抗金属層の積層およ
びエッチバック、タングステンの再度の選択ＣＶＤ法に
よる堆積によって低抵抗金属周囲を高融点金属によって
囲むようにしても良い。
【００２６】
【発明の効果】以上説明したように、請求項１記載の発
明では、基板上の配線構造をアルミニウム等の低抵抗金
属線周囲をそれより比抵抗の高いタングステン等の高融
点金属で囲み、低抵抗金属線が露出しない構造にしたた
め、当該配線を細線化した際、Ａｌ等の低抵抗金属の場
合にはエレクトロマイグレーション等が発生せず信頼性
が向上すると共に、Ｃｕ等の低抵抗金属の場合には半導
体素子へのＣｕイオンの拡散がなくなり、本装置の特性
劣化を防止できる。
明では、基板上の配線構造をアルミニウム等の低抵抗金
属線周囲をそれより比抵抗の高いタングステン等の高融
点金属で囲み、低抵抗金属線が露出しない構造にしたた
め、当該配線を細線化した際、Ａｌ等の低抵抗金属の場
合にはエレクトロマイグレーション等が発生せず信頼性
が向上すると共に、Ｃｕ等の低抵抗金属の場合には半導
体素子へのＣｕイオンの拡散がなくなり、本装置の特性
劣化を防止できる。
【００２７】また、請求項２記載の発明では、請求項１
記載の半導体装置を、高融点金属の選択ＣＶＤ法による
堆積、低抵抗金属層の積層およびエッチバック、再度の
高融点金属の選択ＣＶＤ法による堆積という自己整合に
より製造するようにしたため、フォトリソグラフィの場
合には必要な位置合せの工程がなくなり、より高密度で
微細さが損なわれない配線を実現できる。
記載の半導体装置を、高融点金属の選択ＣＶＤ法による
堆積、低抵抗金属層の積層およびエッチバック、再度の
高融点金属の選択ＣＶＤ法による堆積という自己整合に
より製造するようにしたため、フォトリソグラフィの場
合には必要な位置合せの工程がなくなり、より高密度で
微細さが損なわれない配線を実現できる。
【図１】本発明に係る半導体装置の断面構造を示す断面
図。
図。
【図２】（ａ）〜（ｈ）各々、製造完了までの半導体装
置の断面構造を示す断面図。
置の断面構造を示す断面図。
【図３】従来の半導体装置の断面構造を示す断面図。
【図４】従来より提案された半導体装置の断面構造を示
す断面図。
す断面図。
１１ シリコン基板 １２ タングステン（高融点金属） １３ アルミニウム線（低抵抗金属線） １４ シリコン酸化膜（絶縁層） １４ａ トレンチ（配線用溝）
Claims (2)
- 【請求項１】 基板上の絶縁層に形成された配線用溝に
半導体素子同士を接続するための配線が配設された半導
体装置において、 上記配線は、低抵抗金属線周囲をそれより比抵抗の高い
高融点金属あるいは高融点金属のシリサイドで覆ってな
ることを特徴とする半導体装置。 - 【請求項２】 基板上の絶縁層に形成された配線用溝に
高融点金属あるいは高融点金属のシリサイドを中央に窪
みが形成されるように選択ＣＶＤ法によって堆積する工
程と、 上記高融点金属あるいは高融点金属のシリサイドが堆積
された配線用溝およびその周囲の絶縁層上に低抵抗金属
層を積層する工程と、 上記積層された低抵抗金属層の内、上記高融点金属ある
いは高融点金属のシリサイド中央に形成された上記窪み
内のみに低抵抗金属層が低抵抗金属線として残存するよ
うにエッチバックする工程と、 上記窪み内に残存した低抵抗金属線上に再度高融点金属
あるいは高融点金属のシリサイドを選択ＣＶＤ法によっ
て堆積する工程と、 を具備することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15316092A JPH05343353A (ja) | 1992-06-12 | 1992-06-12 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15316092A JPH05343353A (ja) | 1992-06-12 | 1992-06-12 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343353A true JPH05343353A (ja) | 1993-12-24 |
Family
ID=15556356
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15316092A Withdrawn JPH05343353A (ja) | 1992-06-12 | 1992-06-12 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343353A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110914972A (zh) * | 2017-09-01 | 2020-03-24 | 英特尔公司 | 金属互连、装置、以及方法 |
-
1992
- 1992-06-12 JP JP15316092A patent/JPH05343353A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN110914972A (zh) * | 2017-09-01 | 2020-03-24 | 英特尔公司 | 金属互连、装置、以及方法 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |