JPH05343578A - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法Info
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- JPH05343578A JPH05343578A JP4149780A JP14978092A JPH05343578A JP H05343578 A JPH05343578 A JP H05343578A JP 4149780 A JP4149780 A JP 4149780A JP 14978092 A JP14978092 A JP 14978092A JP H05343578 A JPH05343578 A JP H05343578A
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- Japan
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- leads
- lead
- stress
- semiconductor element
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/30—Die-attach connectors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W90/00—Package configurations
- H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
- H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
- H10W90/736—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked lead frame, conducting package substrate or heat sink
Landscapes
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
(57)【要約】
【目的】機械的ストレスや熱的ストレスに強く、薄いチ
ップを備えた半導体装置を実現する。 【構成】チップ13の両面に、チップ13に対する接触
面積が等しい一対のバンプ14,15を形成し、バンプ
14,15を介してチップ13を挟み、バンプ14,1
5に対して等しい接触面積で一対のリード1,2を半田
付けする。
ップを備えた半導体装置を実現する。 【構成】チップ13の両面に、チップ13に対する接触
面積が等しい一対のバンプ14,15を形成し、バンプ
14,15を介してチップ13を挟み、バンプ14,1
5に対して等しい接触面積で一対のリード1,2を半田
付けする。
Description
【0001】
【産業上の利用分野】本発明は半導体装置及びその製造
方法に関するものであり、特に、樹脂モールドタイプの
ダイオード等の2端子半導体装置及びその製造方法に関
するものである。
方法に関するものであり、特に、樹脂モールドタイプの
ダイオード等の2端子半導体装置及びその製造方法に関
するものである。
【0002】
【従来の技術】ダイオードのような2つの電極を有する
半導体装置として、半導体素子(以下「チップ」ともい
う)を2つのリードで挟むようにして半田付けした後、
樹脂モールド等の処理を施すことによって製造されるも
のがある。上記リードに半田付けされるチップが薄いほ
ど、得られる半導体装置(この場合ダイオード)の直列抵
抗値が低くなる。つまり、VF(順方向電圧)特性が向上
し、それに伴ってチップの発熱量が少なくなるのであ
る。
半導体装置として、半導体素子(以下「チップ」ともい
う)を2つのリードで挟むようにして半田付けした後、
樹脂モールド等の処理を施すことによって製造されるも
のがある。上記リードに半田付けされるチップが薄いほ
ど、得られる半導体装置(この場合ダイオード)の直列抵
抗値が低くなる。つまり、VF(順方向電圧)特性が向上
し、それに伴ってチップの発熱量が少なくなるのであ
る。
【0003】しかし、チップを薄くすると、チップとリ
ードとの半田付けに用いられる半田や半田付用フラック
ス、ときには汚れ等によって、リード間がショートしや
すくなるといった問題がある。また、わずかなリードの
傾きによってもリード間がショートしやすくなるといっ
た問題もある。
ードとの半田付けに用いられる半田や半田付用フラック
ス、ときには汚れ等によって、リード間がショートしや
すくなるといった問題がある。また、わずかなリードの
傾きによってもリード間がショートしやすくなるといっ
た問題もある。
【0004】そこで、リード間にチップを挟む如くリー
ドに接続するタイプの従来より一般的に知られている半
導体装置は、図3に示すように導電体を成す銀メッキ4
でリード1とリード2との間隔を大きくとり、リード
1,2間のショートの発生を抑える構造となっている。
ドに接続するタイプの従来より一般的に知られている半
導体装置は、図3に示すように導電体を成す銀メッキ4
でリード1とリード2との間隔を大きくとり、リード
1,2間のショートの発生を抑える構造となっている。
【0005】同図に示すダイオードは、次のようにして
製造される。先ず、チップ3の一方の面(電極面)に銀メ
ッキ4を施す。尚、製造に際しては、複数個のリード部
分を一体に有するリードフレームを用いて組み立てられ
る。従って、まずリードフレームの一部を成すリード
1,2の所定部分に、クリーム半田を塗布する。リード
2のクリーム半田を塗布した面上に、チップ3をダイボ
ンディングする。次に、他方のリード1のクリーム半田
が塗布された面と銀メッキ4とが接するように、リード
1及び2の間でチップ3を挟む。加熱により、半田をリ
フローする。図3中、6及び7は半田付け部分を示して
いる。最後に、樹脂でモールドプレスした後、リード
1,2をフレーム枠(図示せず)から切り離す。同図中、
8はモールド樹脂を示している。
製造される。先ず、チップ3の一方の面(電極面)に銀メ
ッキ4を施す。尚、製造に際しては、複数個のリード部
分を一体に有するリードフレームを用いて組み立てられ
る。従って、まずリードフレームの一部を成すリード
1,2の所定部分に、クリーム半田を塗布する。リード
2のクリーム半田を塗布した面上に、チップ3をダイボ
ンディングする。次に、他方のリード1のクリーム半田
が塗布された面と銀メッキ4とが接するように、リード
1及び2の間でチップ3を挟む。加熱により、半田をリ
フローする。図3中、6及び7は半田付け部分を示して
いる。最後に、樹脂でモールドプレスした後、リード
1,2をフレーム枠(図示せず)から切り離す。同図中、
8はモールド樹脂を示している。
【0006】図3に示すように、リード1とチップ3と
の半田付けを銀メッキ4を介して行うことによって、チ
ップ3が薄くてもリード1とリード2との間隔がとられ
ているため、その分前記ショートが発生しにくいのであ
る。
の半田付けを銀メッキ4を介して行うことによって、チ
ップ3が薄くてもリード1とリード2との間隔がとられ
ているため、その分前記ショートが発生しにくいのであ
る。
【0007】
【発明が解決しようとする課題】図3に示す従来例の構
造では、銀メッキ4がチップ3の片面にしか設けられて
いない。そして、半田付け部分6の半田がリード2上に
流れ落ちにくいようにするため、チップ3の上電極面の
面積よりも小さく銀メッキ4が形成されている。そのた
め、リードに対する半田付けの面積がリード1とリード
2とでは異なる結果、リード1,2に熱的ストレスや機
械的ストレスが加わったとき、リード1からチップ3が
受けるストレスと、リード2からチップ3が受けるスト
レスとでは、大きさが異なることになる。それによっ
て、チップの破壊やリードからの外れが生じ易いといっ
た問題がある。特に、リード2からの機械的ストレス
は、チップ3に直接加わるため、チップ3はリード2か
ら大きなダメージを受けやすいといった問題がある。ま
た、チップ3として更に薄いものが開発されているが、
このように極めて薄いチップに対して同図の構造では、
十分にショートの発生が防止されているとはいえない。
造では、銀メッキ4がチップ3の片面にしか設けられて
いない。そして、半田付け部分6の半田がリード2上に
流れ落ちにくいようにするため、チップ3の上電極面の
面積よりも小さく銀メッキ4が形成されている。そのた
め、リードに対する半田付けの面積がリード1とリード
2とでは異なる結果、リード1,2に熱的ストレスや機
械的ストレスが加わったとき、リード1からチップ3が
受けるストレスと、リード2からチップ3が受けるスト
レスとでは、大きさが異なることになる。それによっ
て、チップの破壊やリードからの外れが生じ易いといっ
た問題がある。特に、リード2からの機械的ストレス
は、チップ3に直接加わるため、チップ3はリード2か
ら大きなダメージを受けやすいといった問題がある。ま
た、チップ3として更に薄いものが開発されているが、
このように極めて薄いチップに対して同図の構造では、
十分にショートの発生が防止されているとはいえない。
【0008】ダイオード等の半導体装置に加わるストレ
スに関し、上記機械的ストレスとしては、例えばダイオ
ードを基板等に搭載する際に、リードに加えられたスト
レスによって、リードとチップとの間に生じるストレス
等がある。また、上記熱的ストレスとしては、例えばダ
イオードの動作時に発生する熱によって、半導体素子と
リードフレームとの熱膨張率の差によって生じるストレ
スがある。
スに関し、上記機械的ストレスとしては、例えばダイオ
ードを基板等に搭載する際に、リードに加えられたスト
レスによって、リードとチップとの間に生じるストレス
等がある。また、上記熱的ストレスとしては、例えばダ
イオードの動作時に発生する熱によって、半導体素子と
リードフレームとの熱膨張率の差によって生じるストレ
スがある。
【0009】また、図3に示す半導体装置の製造時にお
いても、上記リードに対する半田付けの面積の違いに起
因して、リード1,2に熱的ストレスや機械的ストレス
が加わったとき、チップの破壊等の問題が生じてしま
う。
いても、上記リードに対する半田付けの面積の違いに起
因して、リード1,2に熱的ストレスや機械的ストレス
が加わったとき、チップの破壊等の問題が生じてしま
う。
【0010】ダイオード等の半導体装置の製造時に加わ
るストレスに関し、上記機械的ストレスとしては、例え
ば樹脂モールドのための金型でリードフレームをクラン
プしたときやその後の搬送において、リードとチップと
の間に生じるストレスが挙げられる。また、上記熱的ス
トレスとしては、例えばハンダ付けに際して加熱を行っ
たとき(半田リフロー工程)、半導体素子とリードフレー
ムとの熱膨張率の差によって生じるストレス等がある。
るストレスに関し、上記機械的ストレスとしては、例え
ば樹脂モールドのための金型でリードフレームをクラン
プしたときやその後の搬送において、リードとチップと
の間に生じるストレスが挙げられる。また、上記熱的ス
トレスとしては、例えばハンダ付けに際して加熱を行っ
たとき(半田リフロー工程)、半導体素子とリードフレー
ムとの熱膨張率の差によって生じるストレス等がある。
【0011】また、図3に示す半導体装置の製造におい
ては、リード2上の半田量が多いと、ダイボンディング
に際し、前記半田等がチップ3側面に沿って盛り上が
り、リード1と接触し、ショート状態になり易いといっ
た問題がある。
ては、リード2上の半田量が多いと、ダイボンディング
に際し、前記半田等がチップ3側面に沿って盛り上が
り、リード1と接触し、ショート状態になり易いといっ
た問題がある。
【0012】本発明はこれらの点に鑑みてなされたもの
であって、薄い半導体素子を備え、かつ、機械的ストレ
スや熱的ストレスに強い半導体装置を提供することを目
的とする。また、薄い半導体素子を備え、かつ、ショー
トしにくい半導体装置を、製造時において機械的ストレ
スや熱的ストレスによりチップにダメージを与えること
なく製造しうる半導体装置の製造方法を提供することも
目的とする。
であって、薄い半導体素子を備え、かつ、機械的ストレ
スや熱的ストレスに強い半導体装置を提供することを目
的とする。また、薄い半導体素子を備え、かつ、ショー
トしにくい半導体装置を、製造時において機械的ストレ
スや熱的ストレスによりチップにダメージを与えること
なく製造しうる半導体装置の製造方法を提供することも
目的とする。
【0013】
【課題を解決するための手段】上記目的を達成するため
本発明の半導体装置は、半導体素子を対向する一対のリ
ード間に設けて成る半導体装置において、前記半導体素
子の両面に導電体を介して前記リードを半田付けしたこ
とを特徴としている。
本発明の半導体装置は、半導体素子を対向する一対のリ
ード間に設けて成る半導体装置において、前記半導体素
子の両面に導電体を介して前記リードを半田付けしたこ
とを特徴としている。
【0014】上記目的を達成するため本発明の半導体装
置の製造方法は、対向する一対のリード間に半導体素子
を半田付けする半導体装置の製造方法において、前記リ
ードに半田付けする前に前記半導体素子の上に導電体を
形成するとともに前記リードに半田を設け、該導電体を
介して前記半導体素子を前記半田によりリードに半田付
けすることを特徴としている。
置の製造方法は、対向する一対のリード間に半導体素子
を半田付けする半導体装置の製造方法において、前記リ
ードに半田付けする前に前記半導体素子の上に導電体を
形成するとともに前記リードに半田を設け、該導電体を
介して前記半導体素子を前記半田によりリードに半田付
けすることを特徴としている。
【0015】
【作用】このような半導体装置の構成によると、一対の
リード間において半導体素子が両面で導電体を介して半
田付けされているので、機械ストレスや熱ストレスがリ
ードに加わっても、ストレスが導電体によって吸収・緩
和され、半導体素子は大きなダメージを受けることがな
い。また、半導体素子の両面に導電体を設けているの
で、これらの導電体の接触面積を略等しくすることによ
り半田付け面積に起因する偏ったストレスが半導体素子
に加わるのを阻止することもできる。
リード間において半導体素子が両面で導電体を介して半
田付けされているので、機械ストレスや熱ストレスがリ
ードに加わっても、ストレスが導電体によって吸収・緩
和され、半導体素子は大きなダメージを受けることがな
い。また、半導体素子の両面に導電体を設けているの
で、これらの導電体の接触面積を略等しくすることによ
り半田付け面積に起因する偏ったストレスが半導体素子
に加わるのを阻止することもできる。
【0016】上記のような半導体装置の製造方法による
と、半導体素子が対向する一対のリード間に導電体を介
して半田付けされるため、製造中に機械ストレスや熱ス
トレスがリードに加わっても、ストレスが導電体によっ
て吸収・緩和され、半導体素子は大きなダメージを受け
ることがない。また、極めて薄い半導体素子を用いた場
合でも、リード間のショートを防止するべく導電体によ
ってリード間隔を広げるのに、半導体素子の両面に導電
体を設けるようにしたので、例えば導電体を銀メッキ
(従来例では、銀メッキを極端に厚くすることはできな
い)で形成する場合でも、無理なく間隔を広げることが
でき、更に上述したように半導体素子に加わるストレス
のアンバランスを回避する形態で間隔を広げることがで
きる。
と、半導体素子が対向する一対のリード間に導電体を介
して半田付けされるため、製造中に機械ストレスや熱ス
トレスがリードに加わっても、ストレスが導電体によっ
て吸収・緩和され、半導体素子は大きなダメージを受け
ることがない。また、極めて薄い半導体素子を用いた場
合でも、リード間のショートを防止するべく導電体によ
ってリード間隔を広げるのに、半導体素子の両面に導電
体を設けるようにしたので、例えば導電体を銀メッキ
(従来例では、銀メッキを極端に厚くすることはできな
い)で形成する場合でも、無理なく間隔を広げることが
でき、更に上述したように半導体素子に加わるストレス
のアンバランスを回避する形態で間隔を広げることがで
きる。
【0017】
【実施例】以下、本発明の実施例を図面に基づいて説明
する。尚、図3に示す従来例の各部と同一の部分には同
一の符号を付して詳しい説明を省略する。
する。尚、図3に示す従来例の各部と同一の部分には同
一の符号を付して詳しい説明を省略する。
【0018】図1は本発明の一実施例であるダイオード
の要部構造を示す断面図であり、図2はその製造工程図
である。図1に示すように、本実施例は、チップ13を
対向する一対のリード1,2間に設けて成るダイオード
において、チップ13の両面にバンプ14,15を介し
てリード1,2を半田付けした構成と成っている。つま
り、本実施例は、銀メッキ4(図3)の代わりにチップ1
3の両面に銀製のバンプ14,15が設けられているほ
かは、前記従来例(図3)と同様の構成となっている。
尚、バンプ14,15は導体であればよく、銀に限ら
ず、銅,半田等の材料から成るものでもよい。
の要部構造を示す断面図であり、図2はその製造工程図
である。図1に示すように、本実施例は、チップ13を
対向する一対のリード1,2間に設けて成るダイオード
において、チップ13の両面にバンプ14,15を介し
てリード1,2を半田付けした構成と成っている。つま
り、本実施例は、銀メッキ4(図3)の代わりにチップ1
3の両面に銀製のバンプ14,15が設けられているほ
かは、前記従来例(図3)と同様の構成となっている。
尚、バンプ14,15は導体であればよく、銀に限ら
ず、銅,半田等の材料から成るものでもよい。
【0019】バンプ14,15は、第1に、チップ13
にかかるストレスを効果的に吸収・緩和する役割を果た
している。つまり、図1に示すようにチップ13両面に
バンプ14,15を介してリード1,2を半田付けする
ことによって、リード1,2からチップ13にかかる機
械的ストレスや熱的ストレスを吸収・緩和させることが
できるのである。従って、チップ13に加わるストレス
が低減することで、ダイオードの信頼性が向上する。し
かも、チップ13に対して接触面積が等しくなるように
バンプ14,15を介してリード1,2が半田付けされ
ているため、上記ストレスが加わっても部分的にストレ
スが集中せず、結果として、機械的ストレスや熱的スト
レスに強い構成となっている。
にかかるストレスを効果的に吸収・緩和する役割を果た
している。つまり、図1に示すようにチップ13両面に
バンプ14,15を介してリード1,2を半田付けする
ことによって、リード1,2からチップ13にかかる機
械的ストレスや熱的ストレスを吸収・緩和させることが
できるのである。従って、チップ13に加わるストレス
が低減することで、ダイオードの信頼性が向上する。し
かも、チップ13に対して接触面積が等しくなるように
バンプ14,15を介してリード1,2が半田付けされ
ているため、上記ストレスが加わっても部分的にストレ
スが集中せず、結果として、機械的ストレスや熱的スト
レスに強い構成となっている。
【0020】バンプ14,15は、第2に、極めて薄い
チップ13の実装を可能にしている。前記ショートの発
生を防止するため、200μm程度の厚さのチップ13
が従来より用いられているが、本実施例ではバンプ1
4,15の高さ(厚さ)をいずれも10〜50μm程度と
することによって、チップ13の厚さを100μm程度
にまで薄くすることが可能である。これは、バンプ1
4,15両方の厚さの分だけリード1,2の間隔を大き
くすることができるからである。薄いチップ13を用い
ることができるため、先に述べたように、直列抵抗を小
さくし(VF特性の向上)、発熱量を小さくすることがで
きるのである。
チップ13の実装を可能にしている。前記ショートの発
生を防止するため、200μm程度の厚さのチップ13
が従来より用いられているが、本実施例ではバンプ1
4,15の高さ(厚さ)をいずれも10〜50μm程度と
することによって、チップ13の厚さを100μm程度
にまで薄くすることが可能である。これは、バンプ1
4,15両方の厚さの分だけリード1,2の間隔を大き
くすることができるからである。薄いチップ13を用い
ることができるため、先に述べたように、直列抵抗を小
さくし(VF特性の向上)、発熱量を小さくすることがで
きるのである。
【0021】本実施例のダイオードは、対向する一対の
リード1,2間にチップ13を半田付けするダイオード
の製造方法において、リード1,2に半田付けする前に
チップ13の上にバンプ14,15を形成するとともに
リード1,2に半田を設け、バンプ14,15を介して
チップ13を前記半田によりリード1,2に半田付けす
ることによって製造される。以下、本実施例の製造方法
を図2に基づいて更に詳しく説明する。
リード1,2間にチップ13を半田付けするダイオード
の製造方法において、リード1,2に半田付けする前に
チップ13の上にバンプ14,15を形成するとともに
リード1,2に半田を設け、バンプ14,15を介して
チップ13を前記半田によりリード1,2に半田付けす
ることによって製造される。以下、本実施例の製造方法
を図2に基づいて更に詳しく説明する。
【0022】先ず、同図(A)に示すチップ13の両面
に、同図(B)に示すように同じ大きさ・形状のバンプ1
4,15を形成する。バンプ14,15の形成は、金属
蒸着,電気メッキ等の従来より知られている方法により
行うことができる。
に、同図(B)に示すように同じ大きさ・形状のバンプ1
4,15を形成する。バンプ14,15の形成は、金属
蒸着,電気メッキ等の従来より知られている方法により
行うことができる。
【0023】バンプ14,15の形成(同図(B))によ
り、チップ13としては、上記のように100μm程度
の薄いものを用いることが可能となる。このように薄い
チップ13を用いたとき、バンプ14,15がなけれ
ば、最終的に得られるダイオード(図1,図2(e))にお
いてリード1,2間の距離が近くなってしまうため、先
に述べたようにリード1,2の傾斜やリード1,2間の
汚れ等により、ショートしやすくなってしまうのであ
る。
り、チップ13としては、上記のように100μm程度
の薄いものを用いることが可能となる。このように薄い
チップ13を用いたとき、バンプ14,15がなけれ
ば、最終的に得られるダイオード(図1,図2(e))にお
いてリード1,2間の距離が近くなってしまうため、先
に述べたようにリード1,2の傾斜やリード1,2間の
汚れ等により、ショートしやすくなってしまうのであ
る。
【0024】また、バンプ14,15は、チップ13の
各面について、その全面に設けてもよいが、各面よりも
小さく形成するのが好ましい。同図(b)の工程におい
て、リード1上にダイボンディングを行った際に、バン
プ14,15からはみ出た半田,半田付け用フラック
ス,汚れ等が、チップ13に付着したり、リード2にま
で付着してショート状態になるを防止するためである。
例えば、クリーム半田の量が多い場合、チップ13がク
リーム半田内に沈み込むとともに、クリーム半田が一方
のバンプ14又は15の縁から盛り上がっても、チップ
13が壁となって他方のリード1又は2にまで到達する
ことが阻止されるのである。その結果、ダイオード製造
における歩留まりが、従来90%であるとすれば、99
%にまで向上させることが可能となる。
各面について、その全面に設けてもよいが、各面よりも
小さく形成するのが好ましい。同図(b)の工程におい
て、リード1上にダイボンディングを行った際に、バン
プ14,15からはみ出た半田,半田付け用フラック
ス,汚れ等が、チップ13に付着したり、リード2にま
で付着してショート状態になるを防止するためである。
例えば、クリーム半田の量が多い場合、チップ13がク
リーム半田内に沈み込むとともに、クリーム半田が一方
のバンプ14又は15の縁から盛り上がっても、チップ
13が壁となって他方のリード1又は2にまで到達する
ことが阻止されるのである。その結果、ダイオード製造
における歩留まりが、従来90%であるとすれば、99
%にまで向上させることが可能となる。
【0025】一方、同図(a)に示すように、リードフレ
ームの一部を成すリード1,2の片面の所定部分に、ク
リーム半田を塗布する。16a,17aは、クリーム半
田の塗布面を示している。
ームの一部を成すリード1,2の片面の所定部分に、ク
リーム半田を塗布する。16a,17aは、クリーム半
田の塗布面を示している。
【0026】同図(B)の工程でバンプ14,15が形成
されたチップ13を、同図(b)に示すように、リード2
のクリーム半田を塗布した面17a上にダイボンディン
グする。
されたチップ13を、同図(b)に示すように、リード2
のクリーム半田を塗布した面17a上にダイボンディン
グする。
【0027】次に、同図(c)に示すように、他方のリー
ド1のクリーム半田が塗布された面16aとバンプ14
とが接するように、リード1及び2の間でバンプ14,
15を介してチップ13を挟む。これにより、チップ1
3は、後記半田リフロー,搬送,樹脂モールド等の工程
において、リード1,2から機械的ストレスや熱的スト
レスを受けることになるが、かかるストレスは、バンプ
14,15によって効果的に吸収・緩和されるため、チ
ップ13は大きなダメージを受けない。しかも、バンプ
14,15に対するチップ13及びリード1,2の接触
面積が各リード1,2について等しくなるようにしてい
るため、チップ3に偏ったストレスが加わらず、また、
ストレスが部分的に集中することもない。
ド1のクリーム半田が塗布された面16aとバンプ14
とが接するように、リード1及び2の間でバンプ14,
15を介してチップ13を挟む。これにより、チップ1
3は、後記半田リフロー,搬送,樹脂モールド等の工程
において、リード1,2から機械的ストレスや熱的スト
レスを受けることになるが、かかるストレスは、バンプ
14,15によって効果的に吸収・緩和されるため、チ
ップ13は大きなダメージを受けない。しかも、バンプ
14,15に対するチップ13及びリード1,2の接触
面積が各リード1,2について等しくなるようにしてい
るため、チップ3に偏ったストレスが加わらず、また、
ストレスが部分的に集中することもない。
【0028】ついで、同図(d)に示すように、炉21内
で加熱することにより、半田をリフローする。同図(d)
及び図1中、16及び17は、半田付け部分を示してい
る。
で加熱することにより、半田をリフローする。同図(d)
及び図1中、16及び17は、半田付け部分を示してい
る。
【0029】最後に、同図(e)に示すように、樹脂でモ
ールドプレスした後、リード1,2をフレーム枠(図示
せず)から切り離す。同図(e)中、8はモールド樹脂を
示している。
ールドプレスした後、リード1,2をフレーム枠(図示
せず)から切り離す。同図(e)中、8はモールド樹脂を
示している。
【0030】
【発明の効果】以上説明した通り、本発明の半導体装置
は、半導体素子を対向する一対のリード間に設けて成る
半導体装置において、前記半導体素子の両面に導電体を
介して前記リードを半田付けした構成となっているの
で、リードにストレスが加わっても導電体によって吸収
・緩和されるため、機械的ストレスや熱的ストレスに強
い半導体装置を実現することができる。
は、半導体素子を対向する一対のリード間に設けて成る
半導体装置において、前記半導体素子の両面に導電体を
介して前記リードを半田付けした構成となっているの
で、リードにストレスが加わっても導電体によって吸収
・緩和されるため、機械的ストレスや熱的ストレスに強
い半導体装置を実現することができる。
【0031】また、半導体素子両面の導電体がリードの
間隔を大きく保つので、薄いチップを備えた半導体装置
を実現することができる。それにより、例えば直列抵抗
値の低いダイオードが得られる。つまり、VF特性が向
上することによって、チップの発熱量を小さく抑えるこ
とことが可能となるのである。
間隔を大きく保つので、薄いチップを備えた半導体装置
を実現することができる。それにより、例えば直列抵抗
値の低いダイオードが得られる。つまり、VF特性が向
上することによって、チップの発熱量を小さく抑えるこ
とことが可能となるのである。
【0032】更に、半導体素子の両面に導電体が設けら
れているため、これらの導電体の接触面積を略等しくし
た場合には、半田付け面積に起因する偏ったストレスが
半導体素子に加わるのを阻止することにより、半導体素
子の破壊,リードの外れ等が生じにくい半導体装置を実
現することが可能である。
れているため、これらの導電体の接触面積を略等しくし
た場合には、半田付け面積に起因する偏ったストレスが
半導体素子に加わるのを阻止することにより、半導体素
子の破壊,リードの外れ等が生じにくい半導体装置を実
現することが可能である。
【0033】本発明の半導体装置の製造方法は、対向す
る一対のリード間に半導体素子を半田付けする半導体装
置の製造方法において、前記リードに半田付けする前に
前記半導体素子の上に導電体を形成するとともに前記リ
ードに半田を設け、該導電体を介して前記半導体素子を
前記半田によりリードに半田付けする構成となっている
ので、製造中に機械ストレスや熱ストレスがフレームに
加わっても、ストレスが導電体によって吸収・緩和され
るため、半導体素子にダメージを与えることなく製造す
ることができる。
る一対のリード間に半導体素子を半田付けする半導体装
置の製造方法において、前記リードに半田付けする前に
前記半導体素子の上に導電体を形成するとともに前記リ
ードに半田を設け、該導電体を介して前記半導体素子を
前記半田によりリードに半田付けする構成となっている
ので、製造中に機械ストレスや熱ストレスがフレームに
加わっても、ストレスが導電体によって吸収・緩和され
るため、半導体素子にダメージを与えることなく製造す
ることができる。
【0034】しかも、極めて薄い半導体素子を用いた場
合でも、リード間のショートを防止するために、半導体
素子の両面に導電体を設けることで導電体によって無理
なくリード間隔を広げることができるので、薄い半導体
素子を備え、かつ、ショートしにくい半導体装置を製造
することが可能である。更に、上述したように半導体素
子に加わるストレスのアンバランスを回避する形態で間
隔を広げることができるため、半導体素子の破壊,リー
ドの外れ等の発生を防止することができる。
合でも、リード間のショートを防止するために、半導体
素子の両面に導電体を設けることで導電体によって無理
なくリード間隔を広げることができるので、薄い半導体
素子を備え、かつ、ショートしにくい半導体装置を製造
することが可能である。更に、上述したように半導体素
子に加わるストレスのアンバランスを回避する形態で間
隔を広げることができるため、半導体素子の破壊,リー
ドの外れ等の発生を防止することができる。
【0035】上記したような効果に伴って、設備の設計
が容易になり、ワイヤレス構造の製品を安定製造するこ
とができるという効果もある。
が容易になり、ワイヤレス構造の製品を安定製造するこ
とができるという効果もある。
【図1】本発明の実施例の要部構造を示す断面図。
【図2】本発明の実施例の製造方法を断面的に示す工程
図。
図。
【図3】従来例の要部構造を示す断面図。
1,2 …リード 13 …チップ 14,15 …バンプ
Claims (2)
- 【請求項1】半導体素子を対向する一対のリード間に設
けて成る半導体装置において、前記半導体素子の両面に
導電体を介して前記リードを半田付けしたことを特徴と
する半導体装置。 - 【請求項2】対向する一対のリード間に半導体素子を半
田付けする半導体装置の製造方法において、前記リード
に半田付けする前に前記半導体素子の上に導電体を形成
するとともに前記リードに半田を設け、該導電体を介し
て前記半導体素子を前記半田によりリードに半田付けす
ることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149780A JPH05343578A (ja) | 1992-06-10 | 1992-06-10 | 半導体装置及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149780A JPH05343578A (ja) | 1992-06-10 | 1992-06-10 | 半導体装置及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343578A true JPH05343578A (ja) | 1993-12-24 |
Family
ID=15482563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4149780A Pending JPH05343578A (ja) | 1992-06-10 | 1992-06-10 | 半導体装置及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343578A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223634A (ja) * | 1999-01-28 | 2000-08-11 | Hitachi Ltd | 半導体装置 |
| US7332757B2 (en) | 1999-01-28 | 2008-02-19 | Renesas Technology Corp. | MOSFET package |
| EP4213203A1 (en) * | 2022-01-12 | 2023-07-19 | Nexperia B.V. | Semiconductor device package and method for manufacturing the same |
-
1992
- 1992-06-10 JP JP4149780A patent/JPH05343578A/ja active Pending
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000223634A (ja) * | 1999-01-28 | 2000-08-11 | Hitachi Ltd | 半導体装置 |
| US7332757B2 (en) | 1999-01-28 | 2008-02-19 | Renesas Technology Corp. | MOSFET package |
| US7342267B2 (en) | 1999-01-28 | 2008-03-11 | Renesas Technology Corp. | MOSFET package |
| US7394146B2 (en) | 1999-01-28 | 2008-07-01 | Renesas Tehcnology Corp. | MOSFET package |
| US7400002B2 (en) | 1999-01-28 | 2008-07-15 | Renesas Technology Corp. | MOSFET package |
| US7985991B2 (en) | 1999-01-28 | 2011-07-26 | Renesas Electronics Corporation | MOSFET package |
| US8183607B2 (en) | 1999-01-28 | 2012-05-22 | Renesas Electronics Corporation | Semiconductor device |
| US8455986B2 (en) | 1999-01-28 | 2013-06-04 | Renesas Electronics Corporation | Mosfet package |
| US8816411B2 (en) | 1999-01-28 | 2014-08-26 | Renesas Electronics Corporation | Mosfet package |
| EP4213203A1 (en) * | 2022-01-12 | 2023-07-19 | Nexperia B.V. | Semiconductor device package and method for manufacturing the same |
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