JPH05343683A - 薄膜トランジスタ・マトリクス及びその製造方法 - Google Patents
薄膜トランジスタ・マトリクス及びその製造方法Info
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- JPH05343683A JPH05343683A JP14416192A JP14416192A JPH05343683A JP H05343683 A JPH05343683 A JP H05343683A JP 14416192 A JP14416192 A JP 14416192A JP 14416192 A JP14416192 A JP 14416192A JP H05343683 A JPH05343683 A JP H05343683A
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Abstract
(57)【要約】
【目的】 薄膜トランジスタ・マトリクス及びその製造
方法に関し、構造及び製造工程に簡単な改変を加えるこ
とで、走査バス・ラインなどの段差切れを皆無にしよう
とする。 【構成】 ガラスからなる透明絶縁性基板１にＡｌ膜３
Ａ並びにＭｏ膜３Ｂの積層体で構成され且つ基板１側に
なったＡｌ膜３Ａ或いはＭｏ膜３Ｂの何れか一方の膜の
幅に比較して表面側になった他方の膜の幅が狭小化され
ることで横断面の形状が階段状をなし且つ薄膜トランジ
スタに於けるドレイン電極２Ｄとコンタクトするデータ
・バス・ライン３を備え、その上に形成されたＳｉＮx
からなるゲート絶縁膜７のカバレイジを良好なものとす
ることで、更に、その上に形成した走査バス・ライン８
に段差切れが生じないようにしてある。
方法に関し、構造及び製造工程に簡単な改変を加えるこ
とで、走査バス・ラインなどの段差切れを皆無にしよう
とする。 【構成】 ガラスからなる透明絶縁性基板１にＡｌ膜３
Ａ並びにＭｏ膜３Ｂの積層体で構成され且つ基板１側に
なったＡｌ膜３Ａ或いはＭｏ膜３Ｂの何れか一方の膜の
幅に比較して表面側になった他方の膜の幅が狭小化され
ることで横断面の形状が階段状をなし且つ薄膜トランジ
スタに於けるドレイン電極２Ｄとコンタクトするデータ
・バス・ライン３を備え、その上に形成されたＳｉＮx
からなるゲート絶縁膜７のカバレイジを良好なものとす
ることで、更に、その上に形成した走査バス・ライン８
に段差切れが生じないようにしてある。
Description
【０００１】本発明は、液晶ディスプレイを駆動する為
の薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓ
ｉｓｔｏｒ：ＴＦＴ）マトリクス及びその製造方法の改
良に関する。
の薄膜トランジスタ（ｔｈｉｎ ｆｉｌｍ ｔｒａｎｓ
ｉｓｔｏｒ：ＴＦＴ）マトリクス及びその製造方法の改
良に関する。
【０００２】現在、ＴＦＴマトリクス駆動液晶ディスプ
レイは、市場を拡大しつつあり、大型テレビジョンやラ
ップ・トップ型パーソナル・コンピュータ（ラップ・ト
ップ型パソコン）のディスプレイに多用されようとして
いる。
レイは、市場を拡大しつつあり、大型テレビジョンやラ
ップ・トップ型パーソナル・コンピュータ（ラップ・ト
ップ型パソコン）のディスプレイに多用されようとして
いる。
【０００３】従って、大型のＴＦＴマトリクス駆動液晶
ディスプレイを製造歩留り良く多量生産しなければなら
ないが、それには、ＴＦＴマトリクスのなかでも比較的
に製造歩留りが良好で低コスト化が可能であるとされて
いるスタガ型ＴＦＴマトリクスの構造を更に改良すると
共に製造を容易にしなければならない。
ディスプレイを製造歩留り良く多量生産しなければなら
ないが、それには、ＴＦＴマトリクスのなかでも比較的
に製造歩留りが良好で低コスト化が可能であるとされて
いるスタガ型ＴＦＴマトリクスの構造を更に改良すると
共に製造を容易にしなければならない。
【０００４】
【従来の技術】図１０及び図１１は従来の技術に依る製
造工程を解説する為の工程要所に於けるスタガ型ＴＦＴ
を表す要部切断側面図である。
造工程を解説する為の工程要所に於けるスタガ型ＴＦＴ
を表す要部切断側面図である。
【０００５】図１０参照 １０−（１） ガラスなどの透明絶縁性基板１上にＩＴＯ（ｉｎｄｉｕ
ｍ ｔｉｎ ｏｘｉｄｅ）などからなる透明導電膜から
なるソース電極２Ｓ及びドレイン電極２Ｄを形成する。
尚、ソース電極２Ｓ及びドレイン電極２Ｄの対向する各
エッジ間はチャネル領域を設けるべき部分となることは
云うまでもない。 １０−（２） Ｍｏ膜を形成してから、そのパターニングを行ってデー
タ・バス・ライン３を形成する。尚、データ・バス・ラ
イン３の厚さは、例えば２０００〔Å〕程度である。
ｍ ｔｉｎ ｏｘｉｄｅ）などからなる透明導電膜から
なるソース電極２Ｓ及びドレイン電極２Ｄを形成する。
尚、ソース電極２Ｓ及びドレイン電極２Ｄの対向する各
エッジ間はチャネル領域を設けるべき部分となることは
云うまでもない。 １０−（２） Ｍｏ膜を形成してから、そのパターニングを行ってデー
タ・バス・ライン３を形成する。尚、データ・バス・ラ
イン３の厚さは、例えば２０００〔Å〕程度である。
【０００６】図１１参照 １１−（１） ｎ+ アモルファス（以下、アモルファスはａで表す）Ｓ
ｉからなるオーミック・コンタクト層４Ａを形成してか
ら、チャネル領域を設けるべき部分を再度生成させる為
のパターニングを行う。 １１−（２） 活性層となるａ−Ｓｉからなる半導体層５、ＳｉＮx か
らなるゲート絶縁膜６を順に積層形成する。
ｉからなるオーミック・コンタクト層４Ａを形成してか
ら、チャネル領域を設けるべき部分を再度生成させる為
のパターニングを行う。 １１−（２） 活性層となるａ−Ｓｉからなる半導体層５、ＳｉＮx か
らなるゲート絶縁膜６を順に積層形成する。
【０００７】１１−（３） ゲート絶縁膜６、半導体層５、オーミック・コンタクト
層４Ａのパターニングを行う。 １１−（４） ＳｉＮx からなる厚いゲート絶縁膜７を形成する。 １１−（５） データ・バス・ライン３の端子部分上に在るゲート絶縁
膜７を選択的に除去し、その端子部分を表出させる。
尚、端子部分は図１１の切断面の関係で図示されていな
い。 １１−（６） Ａｌ膜を堆積させてからパターニングを行って走査バス
・ライン８を形成する。 １１−（７） この後、通常の技法を適用してスタガ型ＴＦＴマトリク
スを完成させる。
層４Ａのパターニングを行う。 １１−（４） ＳｉＮx からなる厚いゲート絶縁膜７を形成する。 １１−（５） データ・バス・ライン３の端子部分上に在るゲート絶縁
膜７を選択的に除去し、その端子部分を表出させる。
尚、端子部分は図１１の切断面の関係で図示されていな
い。 １１−（６） Ａｌ膜を堆積させてからパターニングを行って走査バス
・ライン８を形成する。 １１−（７） この後、通常の技法を適用してスタガ型ＴＦＴマトリク
スを完成させる。
【０００８】
【発明が解決しようとする課題】図１０及び図１１につ
いて解説したスタガ型ＴＦＴマトリクスを製造する方法
に依った場合、データ・バス・ライン３の抵抗値を低く
維持する為に厚く形成してあると、ゲート絶縁膜７に依
る被覆性が悪く、また、データ・バス・ライン３に対し
て、ゲート絶縁膜７を介して交差するように形成される
走査バス・ライン８は、図示されているように、交差部
分で段差切れを生じてしまう。当然のことながら、前記
のような段差切れが一箇所でも発生した場合には、マト
リクスは正常に動作することが不可能となり、その液晶
ディスプレイは不良品になってしまう。
いて解説したスタガ型ＴＦＴマトリクスを製造する方法
に依った場合、データ・バス・ライン３の抵抗値を低く
維持する為に厚く形成してあると、ゲート絶縁膜７に依
る被覆性が悪く、また、データ・バス・ライン３に対し
て、ゲート絶縁膜７を介して交差するように形成される
走査バス・ライン８は、図示されているように、交差部
分で段差切れを生じてしまう。当然のことながら、前記
のような段差切れが一箇所でも発生した場合には、マト
リクスは正常に動作することが不可能となり、その液晶
ディスプレイは不良品になってしまう。
【０００９】本発明は、構造及び製造工程に簡単な改変
を加えることで、走査バス・ラインなどの段差切れを皆
無にしようとする。
を加えることで、走査バス・ラインなどの段差切れを皆
無にしようとする。
【００１０】
【課題を解決するための手段】第１図及び第２図は本発
明の原理を解説する為の工程要所に於けるスタガ型ＴＦ
Ｔマトリクスを表す要部切断側面図であり、図１０及び
図１１に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
明の原理を解説する為の工程要所に於けるスタガ型ＴＦ
Ｔマトリクスを表す要部切断側面図であり、図１０及び
図１１に於いて用いた記号と同記号は同部分を表すか或
いは同じ意味を持つものとする。
【００１１】図１の場合 １−（１） ガラスなどからなる透明絶縁性基板１上にＩＴＯなどか
らなる透明導電膜を形成する。 １−（２） 透明導電膜を所定の形状にパターニングしてソース電極
２Ｓ及びドレイン電極２Ｄを形成する。 １−（３） Ａｌ膜、Ｍｏ膜を下から順に積層形成する。 １−（４） Ｍｏ膜、Ａｌ膜のパターニングを行ってＡｌ膜３Ａ及び
Ｍｏ膜３Ｂからなるデータ・バス・ライン３を形成す
る。
らなる透明導電膜を形成する。 １−（２） 透明導電膜を所定の形状にパターニングしてソース電極
２Ｓ及びドレイン電極２Ｄを形成する。 １−（３） Ａｌ膜、Ｍｏ膜を下から順に積層形成する。 １−（４） Ｍｏ膜、Ａｌ膜のパターニングを行ってＡｌ膜３Ａ及び
Ｍｏ膜３Ｂからなるデータ・バス・ライン３を形成す
る。
【００１２】図２の場合 ２−（１） ソース電極２Ｓ及びドレイン電極２Ｄを形成するまで
は、図１の場合と同じであり、その後、Ｍｏ膜、Ａｌ膜
を下から順に積層形成する。 ２−（２） Ａｌ膜、Ｍｏ膜のパターニングを行ってＭｏ膜３Ｂ及び
Ａｌ膜３Ａからなるデータ・バス・ライン３を形成す
る。
は、図１の場合と同じであり、その後、Ｍｏ膜、Ａｌ膜
を下から順に積層形成する。 ２−（２） Ａｌ膜、Ｍｏ膜のパターニングを行ってＭｏ膜３Ｂ及び
Ａｌ膜３Ａからなるデータ・バス・ライン３を形成す
る。
【００１３】図３はリン酸（Ｈ3 ＰＯ4 ）：酢酸（ＣＨ
3 ＣＯＯＨ）：水（Ｈ2 Ｏ）＝１５：３：１の溶液（以
下、単に「溶液」と呼ぶ）に硝酸（ＨＮＯ3 ）を混入し
たエッチャントを用いてＡｌ膜並びにＭｏ膜のエッチン
グを行う場合のエッチング・レートを説明する線図であ
り、縦軸にはエッチング・レートを、また、横軸にはＨ
ＮＯ3 の混入率をそれぞれ採ってある。
3 ＣＯＯＨ）：水（Ｈ2 Ｏ）＝１５：３：１の溶液（以
下、単に「溶液」と呼ぶ）に硝酸（ＨＮＯ3 ）を混入し
たエッチャントを用いてＡｌ膜並びにＭｏ膜のエッチン
グを行う場合のエッチング・レートを説明する線図であ
り、縦軸にはエッチング・レートを、また、横軸にはＨ
ＮＯ3 の混入率をそれぞれ採ってある。
【００１４】図３から看取されるように、溶液に混入す
るＨＮＯ3 の割合を０．７〔％〕〜１０〔％〕とするこ
とで、Ｍｏ膜のエッチング・レートをＡｌ膜のそれに比
較して大きくすることができ、ＨＮＯ3 を１０〔％〕混
入した場合には２０倍にもなり、従って、図１に見られ
るように、データ・バス・ライン３の断面を階段状にす
ることができる。
るＨＮＯ3 の割合を０．７〔％〕〜１０〔％〕とするこ
とで、Ｍｏ膜のエッチング・レートをＡｌ膜のそれに比
較して大きくすることができ、ＨＮＯ3 を１０〔％〕混
入した場合には２０倍にもなり、従って、図１に見られ
るように、データ・バス・ライン３の断面を階段状にす
ることができる。
【００１５】図４は溶液に混入するＨＮＯ3 の割合を
０．６〔％〕〜０〔％〕としてＡｌ膜並びにＭｏ膜のエ
ッチングを行う場合のエッチング・レートの変化を図３
のデータの一部と併記して表した線図であり、縦軸には
エッチング・レートを、また、横軸にはＨＮＯ3 の混入
率をそれぞれ採ってある。
０．６〔％〕〜０〔％〕としてＡｌ膜並びにＭｏ膜のエ
ッチングを行う場合のエッチング・レートの変化を図３
のデータの一部と併記して表した線図であり、縦軸には
エッチング・レートを、また、横軸にはＨＮＯ3 の混入
率をそれぞれ採ってある。
【００１６】図４から看取されるように、溶液に混入す
るＨＮＯ3 の割合を０．６〔％〕〜０〔％〕とすること
で、Ａｌ膜のエッチング・レートをＭｏ膜のそれに比較
して大きくすることができ、ＨＮＯ3 を０．１〔％〕に
低減した場合は７倍になり、従って、図２に見られるよ
うに、Ｍｏ膜、Ａｌ膜が下から順に積層されている場合
にも、データ・バス・ライン３の断面を階段状にするこ
とができる。
るＨＮＯ3 の割合を０．６〔％〕〜０〔％〕とすること
で、Ａｌ膜のエッチング・レートをＭｏ膜のそれに比較
して大きくすることができ、ＨＮＯ3 を０．１〔％〕に
低減した場合は７倍になり、従って、図２に見られるよ
うに、Ｍｏ膜、Ａｌ膜が下から順に積層されている場合
にも、データ・バス・ライン３の断面を階段状にするこ
とができる。
【００１７】図５は溶液にＨＮＯ3 を５〔％〕混入した
エッチャントを用いてＡｌ膜並びにＭｏ膜のエッチング
を行う場合のエッチング・レートと温度との関係を表す
線図であり、縦軸にエッチング・レートを、また、横軸
には温度をそれぞれ採ってある。
エッチャントを用いてＡｌ膜並びにＭｏ膜のエッチング
を行う場合のエッチング・レートと温度との関係を表す
線図であり、縦軸にエッチング・レートを、また、横軸
には温度をそれぞれ採ってある。
【００１８】図５から看取される傾向からすれば、Ｍｏ
膜のエッチング・レートは、高温で大きくなり過ぎるこ
とが理解されよう。実験に依れば、高温の場合には、Ｍ
ｏ膜が僅か２〔秒〕〜３〔秒〕でエッチングされてしま
い、制御が殆どできない状態が発生した。そこで、エッ
チャントの液温を０〔℃〕乃至４０〔℃〕の範囲にした
ところ、制御性を確保することができた。
膜のエッチング・レートは、高温で大きくなり過ぎるこ
とが理解されよう。実験に依れば、高温の場合には、Ｍ
ｏ膜が僅か２〔秒〕〜３〔秒〕でエッチングされてしま
い、制御が殆どできない状態が発生した。そこで、エッ
チャントの液温を０〔℃〕乃至４０〔℃〕の範囲にした
ところ、制御性を確保することができた。
【００１９】さて、前記したように、データ・バス・ラ
イン３を図１及び図２に見られるように、断面が階段状
になるように形成することができれば、図１０及び図１
１に見られるようなゲート絶縁膜７のカバレイジの問題
は解消され、従って、走査バス・ライン８の段差切れの
問題も解消されることは自明である。
イン３を図１及び図２に見られるように、断面が階段状
になるように形成することができれば、図１０及び図１
１に見られるようなゲート絶縁膜７のカバレイジの問題
は解消され、従って、走査バス・ライン８の段差切れの
問題も解消されることは自明である。
【００２０】このようなことから、本発明に依るＴＦＴ
マトリクス及びその製造方法に於いては、 （１）Ａｌ膜（例えば３Ａ）並びにＭｏ膜（例えば３
Ｂ）の積層体で構成され且つ基板（例えばガラスからな
る透明絶縁性基板１）側になった膜の幅に比較して表面
側になった膜の幅が狭小化されて横断面の形状が階段状
をなし且つ薄膜トランジスタに於けるドレイン電極（例
えばＩＴＯからなるドレイン電極２Ｄ）とコンタクトす
るデータ・バス・ライン（例えばデータ・バス・ライン
３）を備えてなることを特徴とするか、或いは、
マトリクス及びその製造方法に於いては、 （１）Ａｌ膜（例えば３Ａ）並びにＭｏ膜（例えば３
Ｂ）の積層体で構成され且つ基板（例えばガラスからな
る透明絶縁性基板１）側になった膜の幅に比較して表面
側になった膜の幅が狭小化されて横断面の形状が階段状
をなし且つ薄膜トランジスタに於けるドレイン電極（例
えばＩＴＯからなるドレイン電極２Ｄ）とコンタクトす
るデータ・バス・ライン（例えばデータ・バス・ライン
３）を備えてなることを特徴とするか、或いは、
【００２１】（２）基板上に薄膜トランジスタに於ける
ドレイン電極と何れか一方がコンタクトするＡｌ膜並び
にＭｏ膜を積層して形成する工程と、次いで、混合する
硝酸の量を制御したエッチャント（例えばＨ3 ＰＯ4 ＋
ＣＨ3 ＣＯＯＨ＋ＨＮＯ3 ＋Ｈ2 Ｏからなるエッチャン
ト）を用い基板側になった膜の幅に比較して表面側にな
った膜の幅が狭小化されて横断面の形状が階段状をなす
ように前記Ａｌ膜並びにＭｏ膜のパターニングを行って
データ・バス・ラインを形成する工程とが含まれてなる
ことを特徴とする。
ドレイン電極と何れか一方がコンタクトするＡｌ膜並び
にＭｏ膜を積層して形成する工程と、次いで、混合する
硝酸の量を制御したエッチャント（例えばＨ3 ＰＯ4 ＋
ＣＨ3 ＣＯＯＨ＋ＨＮＯ3 ＋Ｈ2 Ｏからなるエッチャン
ト）を用い基板側になった膜の幅に比較して表面側にな
った膜の幅が狭小化されて横断面の形状が階段状をなす
ように前記Ａｌ膜並びにＭｏ膜のパターニングを行って
データ・バス・ラインを形成する工程とが含まれてなる
ことを特徴とする。
【００２２】
【作用】前記手段を採ることに依り、データ・バス・ラ
インの段差は比較的緩徐に変化する形状にすることがで
きることから、それを覆って積層されるゲート絶縁膜の
カバレイジは良好であり、従って、その上に形成される
走査バス・ラインの断線は発生しないので、ＴＦＴマト
リクスを用いた液晶ディスプレイの製造歩留りを向上さ
せることができ、しかも、この構成は、従来の技術に依
るＴＦＴマトリクスの構造及び製造工程に簡単な改変を
加えるのみで実現される。
インの段差は比較的緩徐に変化する形状にすることがで
きることから、それを覆って積層されるゲート絶縁膜の
カバレイジは良好であり、従って、その上に形成される
走査バス・ラインの断線は発生しないので、ＴＦＴマト
リクスを用いた液晶ディスプレイの製造歩留りを向上さ
せることができ、しかも、この構成は、従来の技術に依
るＴＦＴマトリクスの構造及び製造工程に簡単な改変を
加えるのみで実現される。
【００２３】
【実施例】図６乃至図９は本発明一実施例を解説する為
の工程要所に於けるスタガ型ＴＦＴマトリクスを表す要
部切断側面図であり、図１及び図２に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。
の工程要所に於けるスタガ型ＴＦＴマトリクスを表す要
部切断側面図であり、図１及び図２に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つものと
する。
【００２４】図６参照 ６−（１） スパッタリング法を適用することに依り、ガラスからな
る透明絶縁性基板１上に厚さ例えば５００〔Å〕のＩＴ
Ｏからなる透明導電膜を成膜する。 ６−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを（ＨＣｌ＋ＨＮＯ3 ）混合液とするウエ
ット・エッチング法を適用することに依って、前記工程
６−（１）で形成した透明導電膜を所定形状にパターニ
ングし、ソース電極２Ｓ及びドレイン電極２Ｄを形成す
る。
る透明絶縁性基板１上に厚さ例えば５００〔Å〕のＩＴ
Ｏからなる透明導電膜を成膜する。 ６−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを（ＨＣｌ＋ＨＮＯ3 ）混合液とするウエ
ット・エッチング法を適用することに依って、前記工程
６−（１）で形成した透明導電膜を所定形状にパターニ
ングし、ソース電極２Ｓ及びドレイン電極２Ｄを形成す
る。
【００２５】図７参照 ７−（１） スパッタリング法を適用することに依り、厚さ例えば５
００〔Å〕のＡｌ膜と厚さ例えば５００〔Å〕のＭｏ膜
とを順に積層成膜する。 ７−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを温度３０〔℃〕のＨ3 ＰＯ4 ：ＣＨ3 Ｃ
ＯＯＨ：ＨＮＯ3 ：Ｈ2 Ｏ＝１５：３：１：１からなる
混合液としたウエット・エッチング法を適用することに
依って、前記工程７−（１）で形成したＭｏ膜並びにＡ
ｌ膜を所定形状にパターニングし、Ａｌ膜３Ａ及びＭｏ
膜３Ｂからなるデータ・バス・ライン３を形成する。こ
のデータ・バス・ライン３は、その横断面形状が表面か
ら階段状に立ち下がる状態に構成されることは云うまで
もない。
００〔Å〕のＡｌ膜と厚さ例えば５００〔Å〕のＭｏ膜
とを順に積層成膜する。 ７−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントを温度３０〔℃〕のＨ3 ＰＯ4 ：ＣＨ3 Ｃ
ＯＯＨ：ＨＮＯ3 ：Ｈ2 Ｏ＝１５：３：１：１からなる
混合液としたウエット・エッチング法を適用することに
依って、前記工程７−（１）で形成したＭｏ膜並びにＡ
ｌ膜を所定形状にパターニングし、Ａｌ膜３Ａ及びＭｏ
膜３Ｂからなるデータ・バス・ライン３を形成する。こ
のデータ・バス・ライン３は、その横断面形状が表面か
ら階段状に立ち下がる状態に構成されることは云うまで
もない。
【００２６】図８参照 ８−（１） プラズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅｍｉｃａ
ｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）
装置内に於いて、ＰＨ3 ／Ａｒを用いたプラズマ雰囲気
に曝し、例えば１×１０22〔cm-3〕程度の燐（Ｐ）を被
着させる。この際、ＰはＩＴＯからなるソース電極２Ｓ
及び２Ｄ上にのみ被着され、ガラスからなる透明絶縁性
基板１上には被着されない。
ｌ ｖａｐｏｕｒｄｅｐｏｓｉｔｉｏｎ：Ｐ−ＣＶＤ）
装置内に於いて、ＰＨ3 ／Ａｒを用いたプラズマ雰囲気
に曝し、例えば１×１０22〔cm-3〕程度の燐（Ｐ）を被
着させる。この際、ＰはＩＴＯからなるソース電極２Ｓ
及び２Ｄ上にのみ被着され、ガラスからなる透明絶縁性
基板１上には被着されない。
【００２７】８−（２） 真空中でプラズマ化学気相堆積（ｐｌａｓｍａ ｃｈｅ
ｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：Ｐ
−ＣＶＤ）法を適用することに依り、活性層である厚さ
例えば５００〔Å〕のａ−Ｓｉからなる半導体層５及び
厚さ例えば５００〔Å〕のＳｉＮx からなるゲート絶縁
膜６を連続して成膜する。
ｍｉｃａｌ ｖａｐｏｕｒ ｄｅｐｏｓｉｔｉｏｎ：Ｐ
−ＣＶＤ）法を適用することに依り、活性層である厚さ
例えば５００〔Å〕のａ−Ｓｉからなる半導体層５及び
厚さ例えば５００〔Å〕のＳｉＮx からなるゲート絶縁
膜６を連続して成膜する。
【００２８】ここで形成したａ−Ｓｉ層５のうち、ソー
ス電極２Ｓ並びに２Ｄとコンタクトしている部分は、前
記工程８−（１）に於いて被着させたＰが高濃度に拡散
されるので、ｎ+ −ａ−Ｓｉに変換されて導電性化され
る。従って、この導電性化された部分をｎ+ −ａ−Ｓｉ
からなるオーミック・コンタクト層４Ａと呼ぶことにす
る。
ス電極２Ｓ並びに２Ｄとコンタクトしている部分は、前
記工程８−（１）に於いて被着させたＰが高濃度に拡散
されるので、ｎ+ −ａ−Ｓｉに変換されて導電性化され
る。従って、この導電性化された部分をｎ+ −ａ−Ｓｉ
からなるオーミック・コンタクト層４Ａと呼ぶことにす
る。
【００２９】８−（３） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 系ガスとする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依って、ゲート絶縁膜
６及び半導体層５及びオーミック・コンタクト層４Ａの
パターニングを行う。
エッチング・ガスをＣＦ4 系ガスとする反応性イオン・
エッチング（ｒｅａｃｔｉｖｅ ｉｏｎｅｔｃｈｉｎ
ｇ：ＲＩＥ）法を適用することに依って、ゲート絶縁膜
６及び半導体層５及びオーミック・コンタクト層４Ａの
パターニングを行う。
【００３０】図９参照 ９−（１） Ｐ−ＣＶＤ法を適用することに依り、厚さ例えば２５０
０〔Å〕のＳｉＮxからなるゲート絶縁膜７を全面に形
成する。この場合、前記したように、データ・バス・ラ
イン３の横断面は階段状に変化する形状になっているこ
とから、ゲート絶縁膜７に段差切れなどは発生すること
はなく、その表面に於ける段差も比較的緩徐な状態を維
持することができる。 ９−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 系ガスとするＲＩＥ法を適用
することに依り、ゲート絶縁膜７を選択的にエッチング
し、データ・バス・ライン３の端子部分を表出させる。
尚、端子部分は、図９の切断面の関係で図示されていな
い。
０〔Å〕のＳｉＮxからなるゲート絶縁膜７を全面に形
成する。この場合、前記したように、データ・バス・ラ
イン３の横断面は階段状に変化する形状になっているこ
とから、ゲート絶縁膜７に段差切れなどは発生すること
はなく、その表面に於ける段差も比較的緩徐な状態を維
持することができる。 ９−（２） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチング・ガスをＣＦ4 系ガスとするＲＩＥ法を適用
することに依り、ゲート絶縁膜７を選択的にエッチング
し、データ・バス・ライン３の端子部分を表出させる。
尚、端子部分は、図９の切断面の関係で図示されていな
い。
【００３１】９−（３） スパッタリング法を適用することに依り、厚さ例えば６
０００〔Å〕のＡｌ膜を形成する。 ９−（４） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをＨ3ＰＯ4 ＋ＣＨ3 ＣＯＯＨ＋ＨＮＯ3
＋Ｈ2 Ｏとするウエット・エッチング法を適用すること
に依り、前記工程９−（２）で形成したＡｌ膜のパター
ニングを行ってゲート電極並びに走査バス・ライン８を
形成する。尚、図では、切断面の関係上、走査バス・ラ
インは表すことができず、ゲート電極のみが表されてい
るのであるが、勿論、走査バス・ラインは、データ・バ
ス・ライン３に直交して形成されている。
０００〔Å〕のＡｌ膜を形成する。 ９−（４） リソグラフィ技術に於けるレジスト・プロセス、及び、
エッチャントをＨ3ＰＯ4 ＋ＣＨ3 ＣＯＯＨ＋ＨＮＯ3
＋Ｈ2 Ｏとするウエット・エッチング法を適用すること
に依り、前記工程９−（２）で形成したＡｌ膜のパター
ニングを行ってゲート電極並びに走査バス・ライン８を
形成する。尚、図では、切断面の関係上、走査バス・ラ
インは表すことができず、ゲート電極のみが表されてい
るのであるが、勿論、走査バス・ラインは、データ・バ
ス・ライン３に直交して形成されている。
【００３２】前記した工程を採って作成されるスタガ型
ＴＦＴマトリクスに於いては、断線に起因する不良発生
が激減したことは云うまでもない。
ＴＦＴマトリクスに於いては、断線に起因する不良発生
が激減したことは云うまでもない。
【００３３】ところで、前記実施例では、オーミック・
コンタクト層４Ａを形成する際、ソース電極２Ｓ及びド
レイン電極２Ｄ上にＰを被着させてからａ−Ｓｉ膜を形
成して、そのａ−Ｓｉ膜をｎ+ −ａ−Ｓｉ膜に変換する
方法を採っているが、これに限られることはなく、例え
ば、最初からｎ+ −ａ−Ｓｉ膜を形成し、リソグラフィ
技術に於けるレジスト・プロセス、及び、エッチング・
ガスをＣＦ4 系ガスとするＲＩＥ法を適用することに依
って、ｎ+ −ａ−Ｓｉ膜の選択的エッチングを行い、ソ
ース電極２Ｓ及びドレイン電極２Ｄの各エッジ間にチャ
ネル領域形成予定部分を確保する為の開口を形成してか
らａ−Ｓｉからなる半導体層５を形成するようにしても
良い。
コンタクト層４Ａを形成する際、ソース電極２Ｓ及びド
レイン電極２Ｄ上にＰを被着させてからａ−Ｓｉ膜を形
成して、そのａ−Ｓｉ膜をｎ+ −ａ−Ｓｉ膜に変換する
方法を採っているが、これに限られることはなく、例え
ば、最初からｎ+ −ａ−Ｓｉ膜を形成し、リソグラフィ
技術に於けるレジスト・プロセス、及び、エッチング・
ガスをＣＦ4 系ガスとするＲＩＥ法を適用することに依
って、ｎ+ −ａ−Ｓｉ膜の選択的エッチングを行い、ソ
ース電極２Ｓ及びドレイン電極２Ｄの各エッジ間にチャ
ネル領域形成予定部分を確保する為の開口を形成してか
らａ−Ｓｉからなる半導体層５を形成するようにしても
良い。
【００３４】
【発明の効果】本発明に依る薄膜トランジスタ・マトリ
クス及びその製造方法に於いては、薄膜トランジスタの
ドレイン電極とコンタクトするデータ・バス・ラインを
Ａｌ膜とＭｏ膜との積層体で構成し且つ基板側になった
膜の幅に比較して表面側になった膜の幅を狭小化して横
断面の形状を階段状にする。
クス及びその製造方法に於いては、薄膜トランジスタの
ドレイン電極とコンタクトするデータ・バス・ラインを
Ａｌ膜とＭｏ膜との積層体で構成し且つ基板側になった
膜の幅に比較して表面側になった膜の幅を狭小化して横
断面の形状を階段状にする。
【００３５】前記構成を採ることに依り、データ・バス
・ラインの段差は比較的緩徐に変化する形状にすること
ができることから、それを覆って積層されるゲート絶縁
膜のカバレイジは良好であり、従って、その上に形成さ
れる走査バス・ラインの断線は発生しないので、ＴＦＴ
マトリクスを用いた液晶ディスプレイの製造歩留りを向
上させることができ、しかも、この構成は、従来の技術
に依るＴＦＴマトリクスの構造及び製造工程に簡単な改
変を加えるのみで実現される。
・ラインの段差は比較的緩徐に変化する形状にすること
ができることから、それを覆って積層されるゲート絶縁
膜のカバレイジは良好であり、従って、その上に形成さ
れる走査バス・ラインの断線は発生しないので、ＴＦＴ
マトリクスを用いた液晶ディスプレイの製造歩留りを向
上させることができ、しかも、この構成は、従来の技術
に依るＴＦＴマトリクスの構造及び製造工程に簡単な改
変を加えるのみで実現される。
【図１】本発明の原理を解説する為の工程要所に於ける
スタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
スタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
【図２】本発明の原理を解説する為の工程要所に於ける
スタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
スタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
【図３】Ｈ3 ＰＯ4 ：ＣＨ3 ＣＯＯＨ：Ｈ2 Ｏ＝１５：
３：１の溶液にＨＮＯ3 を混入したエッチャントを用い
てＡｌ膜並びにＭｏ膜のエッチングを行う場合のエッチ
ング・レートを説明する線図である。
３：１の溶液にＨＮＯ3 を混入したエッチャントを用い
てＡｌ膜並びにＭｏ膜のエッチングを行う場合のエッチ
ング・レートを説明する線図である。
【図４】溶液に混入するＨＮＯ3 の割合を０．６〔％〕
〜０〔％〕としてＡｌ膜並びにＭｏ膜のエッチングを行
う場合のエッチング・レートの変化を図３のデータの一
部と併記して表した線図である。
〜０〔％〕としてＡｌ膜並びにＭｏ膜のエッチングを行
う場合のエッチング・レートの変化を図３のデータの一
部と併記して表した線図である。
【図５】溶液にＨＮＯ3 を５〔％〕混入したエッチャン
トを用いてＡｌ膜及びＭｏ膜のエッチングを行う場合の
エッチング・レートと温度との関係を表す線図である。
トを用いてＡｌ膜及びＭｏ膜のエッチングを行う場合の
エッチング・レートと温度との関係を表す線図である。
【図６】本発明一実施例を解説する為の工程要所に於け
るスタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
るスタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
【図７】本発明一実施例を解説する為の工程要所に於け
るスタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
るスタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
【図８】本発明一実施例を解説する為の工程要所に於け
るスタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
るスタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
【図９】本発明一実施例を解説する為の工程要所に於け
るスタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
るスタガ型ＴＦＴマトリクスを表す要部切断側面図であ
る。
【図１０】従来の技術に依る製造工程を解説する為の工
程要所に於けるスタガ型ＴＦＴを表す要部切断側面図で
ある。
程要所に於けるスタガ型ＴＦＴを表す要部切断側面図で
ある。
【図１１】従来の技術に依る製造工程を解説する為の工
程要所に於けるスタガ型ＴＦＴを表す要部切断側面図で
ある。
程要所に於けるスタガ型ＴＦＴを表す要部切断側面図で
ある。
１：基板 ２Ｓ：ソース電極 ２Ｄ：ドレイン電極 ３：データ・バス・ライン ３Ａ：Ａｌ膜 ３Ｂ：Ｍｏ膜 ４Ａ：オーミック・コンタクト層 ５：半導体層 ６：ゲート絶縁膜 ７：ゲート絶縁膜 ８：ゲート電極及び走査バス・ライン
Claims (2)
- 【請求項１】Ａｌ膜並びにＭｏ膜の積層体で構成され且
つ基板側になった膜の幅に比較して表面側になった膜の
幅が狭小化されて横断面の形状が階段状をなし且つ薄膜
トランジスタに於けるドレイン電極とコンタクトするデ
ータ・バス・ラインを備えてなることを特徴とする薄膜
トランジスタ・マトリクス。 - 【請求項２】基板上に薄膜トランジスタに於けるドレイ
ン電極と何れか一方がコンタクトするＡｌ膜並びにＭｏ
膜を積層して形成する工程と、 次いで、混合する硝酸の量を制御したエッチャントを用
い基板側になった膜の幅に比較して表面側になった膜の
幅が狭小化されて横断面の形状が階段状をなすように前
記Ａｌ膜並びにＭｏ膜のパターニングを行ってデータ・
バス・ラインを形成する工程とが含まれてなることを特
徴とする薄膜トランジスタ・マトリクスの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14416192A JP3149040B2 (ja) | 1992-06-04 | 1992-06-04 | 薄膜トランジスタ・マトリクス及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14416192A JP3149040B2 (ja) | 1992-06-04 | 1992-06-04 | 薄膜トランジスタ・マトリクス及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05343683A true JPH05343683A (ja) | 1993-12-24 |
| JP3149040B2 JP3149040B2 (ja) | 2001-03-26 |
Family
ID=15355622
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14416192A Expired - Lifetime JP3149040B2 (ja) | 1992-06-04 | 1992-06-04 | 薄膜トランジスタ・マトリクス及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3149040B2 (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2761808A1 (fr) * | 1997-03-04 | 1998-10-09 | Lg Electronics Inc | Transistor en couche mince et son procede de fabrication |
| FR2761809A1 (fr) * | 1997-03-04 | 1998-10-09 | Lg Electronics Inc | Transistor en couche mince et son procede de fabrication |
| JPH1174537A (ja) * | 1997-08-26 | 1999-03-16 | Lg Electron Inc | 薄膜トランジスタ及びその製造方法 |
| KR100272249B1 (ko) * | 1996-10-30 | 2000-11-15 | 윤종용 | 더블레이어타입게이트전극형성방법 |
| KR100341122B1 (ko) * | 1998-12-29 | 2002-10-25 | 주식회사 현대 디스플레이 테크놀로지 | 박막트랜지스터의게이트전극형성방법 |
| JP2008166334A (ja) * | 2006-12-27 | 2008-07-17 | Mitsubishi Electric Corp | 表示装置及びその製造方法 |
| JP2019522905A (ja) * | 2016-06-17 | 2019-08-15 | エルジー・ケム・リミテッド | 電極構造体、これを含む電子素子およびその製造方法 |
-
1992
- 1992-06-04 JP JP14416192A patent/JP3149040B2/ja not_active Expired - Lifetime
Cited By (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100272249B1 (ko) * | 1996-10-30 | 2000-11-15 | 윤종용 | 더블레이어타입게이트전극형성방법 |
| US7176489B2 (en) | 1997-03-04 | 2007-02-13 | Lg. Philips Lcd. Co., Ltd. | Thin-film transistor and method of making same |
| FR2761809A1 (fr) * | 1997-03-04 | 1998-10-09 | Lg Electronics Inc | Transistor en couche mince et son procede de fabrication |
| USRE45841E1 (en) | 1997-03-04 | 2016-01-12 | Lg Display Co., Ltd. | Thin-film transistor and method of making same |
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| USRE45579E1 (en) | 1997-03-04 | 2015-06-23 | Lg Display Co., Ltd. | Thin-film transistor and method of making same |
| US6548829B2 (en) | 1997-03-04 | 2003-04-15 | Lg Lcd Inc. | Thin-film transistor |
| JP2009290223A (ja) * | 1997-03-04 | 2009-12-10 | Lg Display Co Ltd | 薄膜トランジスタ及びその製造方法 |
| US6815321B2 (en) | 1997-03-04 | 2004-11-09 | Lg. Philips Lcd Co., Ltd. | Thin-film transistor and method of making same |
| US6333518B1 (en) | 1997-08-26 | 2001-12-25 | Lg Electronics Inc. | Thin-film transistor and method of making same |
| US6573127B2 (en) | 1997-08-26 | 2003-06-03 | Lg Electronics Inc. | Thin-film transistor and method of making same |
| JPH1174537A (ja) * | 1997-08-26 | 1999-03-16 | Lg Electron Inc | 薄膜トランジスタ及びその製造方法 |
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| JP2019522905A (ja) * | 2016-06-17 | 2019-08-15 | エルジー・ケム・リミテッド | 電極構造体、これを含む電子素子およびその製造方法 |
| US10749135B2 (en) | 2016-06-17 | 2020-08-18 | Lg Chem, Ltd. | Electrode structure, electronic device comprising same and method for manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3149040B2 (ja) | 2001-03-26 |
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