JPH05343961A - クロック信号タイミング調整方法及びクロック信号バッファ回路 - Google Patents
クロック信号タイミング調整方法及びクロック信号バッファ回路Info
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- JPH05343961A JPH05343961A JP4149600A JP14960092A JPH05343961A JP H05343961 A JPH05343961 A JP H05343961A JP 4149600 A JP4149600 A JP 4149600A JP 14960092 A JP14960092 A JP 14960092A JP H05343961 A JPH05343961 A JP H05343961A
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Abstract
(57)【要約】
【目的】 本発明は、クロック信号タイミング調整方法
及びクロック信号バッファ回路に関し、クロックバッフ
ァの遅延時間の調整を大きな面積の回路構成を必要とせ
ずに行なえるようなクロック信号タイミング調整方法及
びそのような調整が可能なクロック信号バッファ回路の
実現を目的とする。 【構成】 ソース１又はドレイン２と、ソース１又はド
レイン２への配線との接触部５の面積及び配置が一部可
変であるＭＯＳＦＥＴゲート回路を有するクロック信号
バッファ回路のタイミング調整方法であって、接触部５
の面積及び配置を変化させてソースとドレイン２間の寄
生抵抗を変化させ、クロック信号のタイミング調整を行
うように構成する。
及びクロック信号バッファ回路に関し、クロックバッフ
ァの遅延時間の調整を大きな面積の回路構成を必要とせ
ずに行なえるようなクロック信号タイミング調整方法及
びそのような調整が可能なクロック信号バッファ回路の
実現を目的とする。 【構成】 ソース１又はドレイン２と、ソース１又はド
レイン２への配線との接触部５の面積及び配置が一部可
変であるＭＯＳＦＥＴゲート回路を有するクロック信号
バッファ回路のタイミング調整方法であって、接触部５
の面積及び配置を変化させてソースとドレイン２間の寄
生抵抗を変化させ、クロック信号のタイミング調整を行
うように構成する。
Description
【０００１】
【産業上の利用分野】本発明は、一部をＭＯＳＦＥＴゲ
ート回路で形成したクロック信号バッファのタイミング
調整方法及びタイミング調整可能なＭＯＳＦＥＴゲート
回路で形成されるクロック信号バッファ回路に関し、特
に複数の回路ブロックで構成される同期式ＭＯＳ論理回
路においてクロック信号の位相を制御し、同期回路のク
ロックの高速化を可能にするクロック信号タイミング調
整方法及びそのような調整が可能な同期式論理回路に関
する。
ート回路で形成したクロック信号バッファのタイミング
調整方法及びタイミング調整可能なＭＯＳＦＥＴゲート
回路で形成されるクロック信号バッファ回路に関し、特
に複数の回路ブロックで構成される同期式ＭＯＳ論理回
路においてクロック信号の位相を制御し、同期回路のク
ロックの高速化を可能にするクロック信号タイミング調
整方法及びそのような調整が可能な同期式論理回路に関
する。
【０００２】
【従来の技術】ディジタルシステムにおいては、通常同
期回路が用いられ、システムはクロック信号（同期制御
信号）に同期して動作を行う。大規模なディジタルシス
テムでは、システムを複数のブロックに分割し、クロッ
ク信号発生部から各ブロックにクロック信号を供給して
全体を同期させている。図５は同期式論理ＬＳＩ５０に
おいて、内部を複数の回路ブロック５２に分割し、クロ
ック信号発生部５１から各回路ブロック５２にクロック
信号を供給する分配方式を示している。
期回路が用いられ、システムはクロック信号（同期制御
信号）に同期して動作を行う。大規模なディジタルシス
テムでは、システムを複数のブロックに分割し、クロッ
ク信号発生部から各ブロックにクロック信号を供給して
全体を同期させている。図５は同期式論理ＬＳＩ５０に
おいて、内部を複数の回路ブロック５２に分割し、クロ
ック信号発生部５１から各回路ブロック５２にクロック
信号を供給する分配方式を示している。
【０００３】図示のように、各回路ブロックはクロック
信号を受け、ブロック内の各部にクロック信号を出力す
るクロックバッファ５２１を有している。ディジタルシ
ステムを高速化するためには、クロック信号の周波数を
上げることが通常行われる。しかしながら動作周波数を
上げると、システム中の各々の回路に供給されるクロッ
ク（あるいは同期制御信号）の位相のずれ（スキュー）
がクロック周期に対して無視できない比率を占めるよう
になる。スキューが大きくなることによって同期回路の
動作余裕時間は少なくなり、クロック（同期制御信号）
の高周波化による、高速化は困難となってくる。またク
ロック（同期制御信号）に同期している信号の同期タイ
ミングのずれによって、システムの誤動作を生ずる場合
がある。そのため各回路ブロックのクロック信号は同期
していることが必要であり、必要に応じて同期のタイミ
ングを調整している。
信号を受け、ブロック内の各部にクロック信号を出力す
るクロックバッファ５２１を有している。ディジタルシ
ステムを高速化するためには、クロック信号の周波数を
上げることが通常行われる。しかしながら動作周波数を
上げると、システム中の各々の回路に供給されるクロッ
ク（あるいは同期制御信号）の位相のずれ（スキュー）
がクロック周期に対して無視できない比率を占めるよう
になる。スキューが大きくなることによって同期回路の
動作余裕時間は少なくなり、クロック（同期制御信号）
の高周波化による、高速化は困難となってくる。またク
ロック（同期制御信号）に同期している信号の同期タイ
ミングのずれによって、システムの誤動作を生ずる場合
がある。そのため各回路ブロックのクロック信号は同期
していることが必要であり、必要に応じて同期のタイミ
ングを調整している。
【０００４】位相ずれは、クロック信号発生部５１から
クロックバッファ５２１までの距離や、配線の抵抗及び
寄生容量等によりクロックバッファ５２１までに生じる
遅れによるものと、各回路ブロック５２内で生じる遅れ
によるものがある。各回路ブロック５２内で生じる遅れ
の要因は、クロックバッファ５２１のファンアウト負荷
や出力線の他の配線との間の静電容量結合による配線負
荷がある。これらは各クロックバッファ回路５２１で異
なる。
クロックバッファ５２１までの距離や、配線の抵抗及び
寄生容量等によりクロックバッファ５２１までに生じる
遅れによるものと、各回路ブロック５２内で生じる遅れ
によるものがある。各回路ブロック５２内で生じる遅れ
の要因は、クロックバッファ５２１のファンアウト負荷
や出力線の他の配線との間の静電容量結合による配線負
荷がある。これらは各クロックバッファ回路５２１で異
なる。
【０００５】位相ずれを完全になくすことはできないた
め、位相ずれをなくす方法がいくつか使用されている。
一つはクロックバッファ５２１をクロック信号発生部５
１からの信号線に対して連続的に配置し、この信号線を
終端で折り返して元の信号線に隣接してクロック信号発
生部５１に戻し、クロックバッファ５２１は二本の信号
線を伝達するクロック信号を検出して、その位相中間点
をクロック信号の基準とする方法である。しかしこの方
法は、クロック信号発生部５１から各クロックバッファ
５２１までの位相ずれをなくすものであり、前述の各回
路ブロック５２内の要因で生じる位相ずれを補正するこ
とはできない。
め、位相ずれをなくす方法がいくつか使用されている。
一つはクロックバッファ５２１をクロック信号発生部５
１からの信号線に対して連続的に配置し、この信号線を
終端で折り返して元の信号線に隣接してクロック信号発
生部５１に戻し、クロックバッファ５２１は二本の信号
線を伝達するクロック信号を検出して、その位相中間点
をクロック信号の基準とする方法である。しかしこの方
法は、クロック信号発生部５１から各クロックバッファ
５２１までの位相ずれをなくすものであり、前述の各回
路ブロック５２内の要因で生じる位相ずれを補正するこ
とはできない。
【０００６】位相ずれを補正する方法として使用されて
いる他の方法は、図６に示すように各クロックバッファ
６２１に遅延量が調整可能な遅延回路６２２を設けて同
期タイミングを調整する方法である。調整はクロック信
号発生部６１とクロックバッファ６２１間の位相ずれの
みを対象とすることも、回路ブロック６２での位相ずれ
も対象とすることもある。また調整は、実際の位相ずれ
を計測して計測結果に応じて行う場合と、あらかじめ配
線長やファンアウト数等から遅延量を計算で予測して行
う場合がある。この方法であれば、クロック信号発生部
６１から各クロックバッファ６２１までの位相ずれだけ
でなく、各回路ブロック６２内の要因によって生じるク
ロックバッファ６２１から出力されるクロック信号の位
相ずれも調整できる。
いる他の方法は、図６に示すように各クロックバッファ
６２１に遅延量が調整可能な遅延回路６２２を設けて同
期タイミングを調整する方法である。調整はクロック信
号発生部６１とクロックバッファ６２１間の位相ずれの
みを対象とすることも、回路ブロック６２での位相ずれ
も対象とすることもある。また調整は、実際の位相ずれ
を計測して計測結果に応じて行う場合と、あらかじめ配
線長やファンアウト数等から遅延量を計算で予測して行
う場合がある。この方法であれば、クロック信号発生部
６１から各クロックバッファ６２１までの位相ずれだけ
でなく、各回路ブロック６２内の要因によって生じるク
ロックバッファ６２１から出力されるクロック信号の位
相ずれも調整できる。
【０００７】遅延回路６２２で遅延量を変化させるため
にもっとも広く使用されるのが、静電容量を接続する方
法である。図７はこのクロックバッファに接続する静電
容量でタイミング調整する従来の方法を示す図である。
図７の（ａ）はこのための基本回路構成を示す図であ
る。図示の如く、二個のインバータを直列に接続し、中
間にコンデンサ７２３を接続している。通常のバッファ
回路は、一方のインバータのみで構成するのが一般的で
ある。インバータ７２２の出力はコンデンサ７２３によ
りゆっくり変化するが、これを再びインバータ７２１で
方形波に変換する。インバータ７２１の出力は、入力が
所定値に達した時に一方に変化するため方形波が得られ
るが、この所定値に達するまでの時間が遅延量に相当す
る。従って接続するコンデンサの容量によって遅延量が
変化する。
にもっとも広く使用されるのが、静電容量を接続する方
法である。図７はこのクロックバッファに接続する静電
容量でタイミング調整する従来の方法を示す図である。
図７の（ａ）はこのための基本回路構成を示す図であ
る。図示の如く、二個のインバータを直列に接続し、中
間にコンデンサ７２３を接続している。通常のバッファ
回路は、一方のインバータのみで構成するのが一般的で
ある。インバータ７２２の出力はコンデンサ７２３によ
りゆっくり変化するが、これを再びインバータ７２１で
方形波に変換する。インバータ７２１の出力は、入力が
所定値に達した時に一方に変化するため方形波が得られ
るが、この所定値に達するまでの時間が遅延量に相当す
る。従って接続するコンデンサの容量によって遅延量が
変化する。
【０００８】図７の（ｂ）は、接続するコンデンサ７３
６の容量を可変にしたクロックバッファの例を示す図で
あり、複数の小容量のコンデンサ７３６をヒューズ７３
７を介して接続し、設定したい遅延量に応じてヒューズ
７３７を切断したり配線を接続することで容量を調整す
る。静電容量は、少量であれば配線間の寄生容量で実現
できるため、図７の（ｃ）に示すように二個のインバー
タ７４４と７４５の間の配線を延ばし、配線の長さで調
整することも可能である。配線の長さ調整は計算によ
り、マスクデータとして発生するか、レーザトリミング
等で行う。
６の容量を可変にしたクロックバッファの例を示す図で
あり、複数の小容量のコンデンサ７３６をヒューズ７３
７を介して接続し、設定したい遅延量に応じてヒューズ
７３７を切断したり配線を接続することで容量を調整す
る。静電容量は、少量であれば配線間の寄生容量で実現
できるため、図７の（ｃ）に示すように二個のインバー
タ７４４と７４５の間の配線を延ばし、配線の長さで調
整することも可能である。配線の長さ調整は計算によ
り、マスクデータとして発生するか、レーザトリミング
等で行う。
【０００９】
【発明が解決しようとする課題】上記のように同期式論
理回路全体を同期させるため、クロックバッファ回路に
静電容量を接続し、この容量を可変とすることでバッフ
ァの遅延時間を調整して、スキューを調整するという方
法が採られてきた。しかし遅延時間を実用的な大きさと
精度で調整しようとすると静電容量として接続すべき配
線長あるいは平行平板の面積が著しく大きくなるという
欠点がある。また、ＬＳＩの製造では、これらの作業は
自動配線プログラムで配線を行った後で遅延時間の調整
を行うという順序で進めるのが通常であるが、自動配線
後には遅延時間調整用の十分な領域を確保するのは困難
であるし、このような領域をあらかじめ確保しておくの
は無駄が大きい。
理回路全体を同期させるため、クロックバッファ回路に
静電容量を接続し、この容量を可変とすることでバッフ
ァの遅延時間を調整して、スキューを調整するという方
法が採られてきた。しかし遅延時間を実用的な大きさと
精度で調整しようとすると静電容量として接続すべき配
線長あるいは平行平板の面積が著しく大きくなるという
欠点がある。また、ＬＳＩの製造では、これらの作業は
自動配線プログラムで配線を行った後で遅延時間の調整
を行うという順序で進めるのが通常であるが、自動配線
後には遅延時間調整用の十分な領域を確保するのは困難
であるし、このような領域をあらかじめ確保しておくの
は無駄が大きい。
【００１０】本発明は上記問題点に鑑みてなされたもの
であり、クロックバッファの遅延時間の調整を大きな面
積の回路構成を必要とせずに行えるようにすることを目
的とし、特に高集積のＬＳＩで位相ずれを低減し、ＬＳ
Ｉの高速化を容易にすることを目的とする。
であり、クロックバッファの遅延時間の調整を大きな面
積の回路構成を必要とせずに行えるようにすることを目
的とし、特に高集積のＬＳＩで位相ずれを低減し、ＬＳ
Ｉの高速化を容易にすることを目的とする。
【００１１】
【課題を解決するための手段】上記目的を達成するた
め、本発明のクロック信号タイミング調整方法及びクロ
ック信号バッファ回路は、図１に示すようなＭＯＳＦＥ
Ｔゲート回路を使用する。図１において、１はソースで
あり、２はドレインであり、３はゲートである。４はソ
ース１とドレイン２への配線であり、５はそれらの接触
部である。このＭＯＳＦＥＴゲート回路では、接触部５
の面積及び配置が一部可変であり、この面積及び配置を
変化させることによりソース１とドレイン２間の寄生抵
抗が変化する。
め、本発明のクロック信号タイミング調整方法及びクロ
ック信号バッファ回路は、図１に示すようなＭＯＳＦＥ
Ｔゲート回路を使用する。図１において、１はソースで
あり、２はドレインであり、３はゲートである。４はソ
ース１とドレイン２への配線であり、５はそれらの接触
部である。このＭＯＳＦＥＴゲート回路では、接触部５
の面積及び配置が一部可変であり、この面積及び配置を
変化させることによりソース１とドレイン２間の寄生抵
抗が変化する。
【００１２】本発明のクロック信号タイミング調整は、
上記のＭＯＳＦＥＴゲート回路を有するクロック信号バ
ッファ回路のタイミング調整を行う方法であり、接触部
５の面積及び配置を変化させてクロック信号のタイミン
グ調整を行う。また本発明のクロック信号バッファ回路
は、上記のＭＯＳＦＥＴゲート回路を備え、接触部５の
面積及び配置を変化させることでクロック信号のタイミ
ング調整が可能である。
上記のＭＯＳＦＥＴゲート回路を有するクロック信号バ
ッファ回路のタイミング調整を行う方法であり、接触部
５の面積及び配置を変化させてクロック信号のタイミン
グ調整を行う。また本発明のクロック信号バッファ回路
は、上記のＭＯＳＦＥＴゲート回路を備え、接触部５の
面積及び配置を変化させることでクロック信号のタイミ
ング調整が可能である。
【００１３】
【作用】近年微細加工技術の進歩に伴ってＭＯＳＦＥＴ
トランジスタのオン抵抗はかなり下がっている。一方拡
散プロセスで形成されたソース・ドレイン領域の抵抗
や、配線４とソース１及びドレイン２との接触抵抗はＭ
ＯＳＦＥＴトランジスタのオン抵抗に比べて無視できな
い値となってきている。そのため通常のＭＯＳＦＥＴ
は、これらの抵抗の影響を低減するため、ソース・ドレ
インの拡散領域に対して配線４との対向した接触部５を
大きくしている。
トランジスタのオン抵抗はかなり下がっている。一方拡
散プロセスで形成されたソース・ドレイン領域の抵抗
や、配線４とソース１及びドレイン２との接触抵抗はＭ
ＯＳＦＥＴトランジスタのオン抵抗に比べて無視できな
い値となってきている。そのため通常のＭＯＳＦＥＴ
は、これらの抵抗の影響を低減するため、ソース・ドレ
インの拡散領域に対して配線４との対向した接触部５を
大きくしている。
【００１４】逆にソース１及びドレイン２と、配線４と
の接触部５の面積及び位置を変化させることによって、
ＭＯＳＦＥＴトランジスタのソース１とドレイン２間に
直列に接続されているように見える寄生抵抗の値を変化
させることができ、このＭＯＳＦＥＴトランジスタを使
用してクロック信号バッファ回路を形成すれば、出力イ
ンピーダンスを変化させることができる。出力インピー
ダンスが変化すれば遅延時間が変化するので、クロック
信号の遅延量が調整できる。
の接触部５の面積及び位置を変化させることによって、
ＭＯＳＦＥＴトランジスタのソース１とドレイン２間に
直列に接続されているように見える寄生抵抗の値を変化
させることができ、このＭＯＳＦＥＴトランジスタを使
用してクロック信号バッファ回路を形成すれば、出力イ
ンピーダンスを変化させることができる。出力インピー
ダンスが変化すれば遅延時間が変化するので、クロック
信号の遅延量が調整できる。
【００１５】接触部５の調整は、配線のためのコンタク
トの形状を変化させることで行うが、後述する複数のコ
ンタクトから選択することもできる。上記のようにソー
ス１及びドレイン２と、配線４との接触部５の面積及び
配置を変化させるのであれば、既に存在している部分を
利用するため、別に静電容量を生じる部分を設ける必要
がなく、ＬＳＩであれば面積を低減できる。
トの形状を変化させることで行うが、後述する複数のコ
ンタクトから選択することもできる。上記のようにソー
ス１及びドレイン２と、配線４との接触部５の面積及び
配置を変化させるのであれば、既に存在している部分を
利用するため、別に静電容量を生じる部分を設ける必要
がなく、ＬＳＩであれば面積を低減できる。
【００１６】また、上記の接触部５の面積及び配置の調
整に加えて、静電容量の調整も行なえるようにする場合
でも、同じ調整量であれば、静電容量のみで調整する時
に比べて、静電容量を小さくできる。これによりＬＳＩ
上で静電容量に割く面積を低減できる。
整に加えて、静電容量の調整も行なえるようにする場合
でも、同じ調整量であれば、静電容量のみで調整する時
に比べて、静電容量を小さくできる。これによりＬＳＩ
上で静電容量に割く面積を低減できる。
【００１７】
【実施例】本発明を、図５に示したような複数の回路ブ
ロックを有し、各回路ブロックがクロック信号に同期し
て動作するＬＳＩに適用した実施例について説明する。
図２は本発明の実施例の構成を示す図である。図２にお
いて、２１はクロック信号発生部であり、高周波のクロ
ック信号を発生する。２２はそれぞれ回路ブロックであ
り、複数個存在する。すべての回路ブロック２２は、ク
ロック信号に同期して動作する。
ロックを有し、各回路ブロックがクロック信号に同期し
て動作するＬＳＩに適用した実施例について説明する。
図２は本発明の実施例の構成を示す図である。図２にお
いて、２１はクロック信号発生部であり、高周波のクロ
ック信号を発生する。２２はそれぞれ回路ブロックであ
り、複数個存在する。すべての回路ブロック２２は、ク
ロック信号に同期して動作する。
【００１８】各回路ブロックはクロック信号バッファ２
２１を有しており、クロック信号発生部２１からのクロ
ック信号は一旦このクロック信号バッファ２２１で受け
られた後、回路ブロック２２内の各部分に送出される。
クロック信号バッファ２２１は、遅延時間可変インバー
タ２２２と通常のインバータ２２３を直列に接続した構
成である。遅延時間可変インバータ２２２の構造をより
詳細に示したのが図３である。
２１を有しており、クロック信号発生部２１からのクロ
ック信号は一旦このクロック信号バッファ２２１で受け
られた後、回路ブロック２２内の各部分に送出される。
クロック信号バッファ２２１は、遅延時間可変インバー
タ２２２と通常のインバータ２２３を直列に接続した構
成である。遅延時間可変インバータ２２２の構造をより
詳細に示したのが図３である。
【００１９】図３に示すように遅延時間可変インバータ
は、ＰチャンネルＭＯＳＦＥＴゲート（Ｐ−ＭＯＳ）と
ＮチャンネルＭＯＳＦＥＴゲート（Ｎ−ＭＯＳ）を接続
したものである。図３において、３１１，３１２及び３
１３は、それぞれＰ−ＭＯＳのドレイン、ソース及びゲ
ートであり、３２１，３２２，３２３はそれぞれＮ−Ｍ
ＯＳのソース、ドレイン及びゲートであり、二つのゲー
トは配線３３０で接続されており、これにクロック信号
が入力される。３１４はＰ−ＭＯＳのソース３１２への
配線であり、所定電位ＶDDに保持される。３１５はＰ−
ＭＯＳのドレイン３１１とＮ−ＭＯＳのドレイン３２２
を接続する配線であり、ここから次段のインバータへの
クロック信号が出力される。３２４は、Ｎ−ＭＯＳのソ
ース３２１とグランドとの配線である。なお点線で囲ん
だ部分については後述するが、ここではないものとして
話を進める。
は、ＰチャンネルＭＯＳＦＥＴゲート（Ｐ−ＭＯＳ）と
ＮチャンネルＭＯＳＦＥＴゲート（Ｎ−ＭＯＳ）を接続
したものである。図３において、３１１，３１２及び３
１３は、それぞれＰ−ＭＯＳのドレイン、ソース及びゲ
ートであり、３２１，３２２，３２３はそれぞれＮ−Ｍ
ＯＳのソース、ドレイン及びゲートであり、二つのゲー
トは配線３３０で接続されており、これにクロック信号
が入力される。３１４はＰ−ＭＯＳのソース３１２への
配線であり、所定電位ＶDDに保持される。３１５はＰ−
ＭＯＳのドレイン３１１とＮ−ＭＯＳのドレイン３２２
を接続する配線であり、ここから次段のインバータへの
クロック信号が出力される。３２４は、Ｎ−ＭＯＳのソ
ース３２１とグランドとの配線である。なお点線で囲ん
だ部分については後述するが、ここではないものとして
話を進める。
【００２０】各ソース又はドレインと配線との接続は、
図示のようにソース及びドレイン領域に設けられたコン
タクト３１６，３１７，３２６及び３２７に配線するこ
とにより行われる。このようなＭＯＳＦＥＴの等価回路
を図４に示す。図４において４３がゲート端子であり、
４１６と４１７はそれぞれコンタクトである。ソース側
及びドレイン側でそれぞれ配線に接続するコンタクトの
個数及び位置で、ＭＯＳＦＥＴのソースとドレイン間に
直列に接続されているように見える寄生抵抗の大きさが
変わる。図３では、ＶDD及びグランドＧＮＤへの配線３
１４と３２４はそれぞれ一箇所のコンタクトで接続さ
れ、配線３１５はそれぞれ二箇所のコンタクトで接続さ
れている。ＭＯＳＦＥＴで図３のようなインバータ回路
を構成すると、寄生抵抗によってインバータ回路の出力
インピーダンスが上がり、インバータ回路の遅延時間が
増加する。実際には、ゲート幅２０μｍ程度のＭＯＳＦ
ＥＴで無負荷遅延時間が１００ピコ秒程度のインバータ
の遅延時間を、コンタクトの位置と数の調整だけで４０
ピコ秒程度まで、段階的に遅くすることが可能である。
図示のようにソース及びドレイン領域に設けられたコン
タクト３１６，３１７，３２６及び３２７に配線するこ
とにより行われる。このようなＭＯＳＦＥＴの等価回路
を図４に示す。図４において４３がゲート端子であり、
４１６と４１７はそれぞれコンタクトである。ソース側
及びドレイン側でそれぞれ配線に接続するコンタクトの
個数及び位置で、ＭＯＳＦＥＴのソースとドレイン間に
直列に接続されているように見える寄生抵抗の大きさが
変わる。図３では、ＶDD及びグランドＧＮＤへの配線３
１４と３２４はそれぞれ一箇所のコンタクトで接続さ
れ、配線３１５はそれぞれ二箇所のコンタクトで接続さ
れている。ＭＯＳＦＥＴで図３のようなインバータ回路
を構成すると、寄生抵抗によってインバータ回路の出力
インピーダンスが上がり、インバータ回路の遅延時間が
増加する。実際には、ゲート幅２０μｍ程度のＭＯＳＦ
ＥＴで無負荷遅延時間が１００ピコ秒程度のインバータ
の遅延時間を、コンタクトの位置と数の調整だけで４０
ピコ秒程度まで、段階的に遅くすることが可能である。
【００２１】コンタクトへの配線の選択は、配線を自動
で行う場合、自動配線プログラムでクロックバッファ回
路の負荷の大きさを計算し、更にクロック信号バッファ
までの遅延時間を計算して各クロック信号バッファ毎の
遅延時間を求め、各クロック信号バッファ間の差を相殺
するような遅延時間が得られるコンタクトを接続する。
で行う場合、自動配線プログラムでクロックバッファ回
路の負荷の大きさを計算し、更にクロック信号バッファ
までの遅延時間を計算して各クロック信号バッファ毎の
遅延時間を求め、各クロック信号バッファ間の差を相殺
するような遅延時間が得られるコンタクトを接続する。
【００２２】あるいは、ＬＳＩのプロセス工程終了後、
実際に遅延時間を測定しつつ接続されたコンタクトへの
配線をレーザ等で切断することによって、同期した信号
になるようにタイミング調整を行う。もし配線面積に余
裕がある場合には、図３の破線で囲んだ部分等を設け
て、より大きな遅延が得られるようにすることも可能で
ある。３４１は寄生容量を増加させるための配線であ
り、３４２はコンデンサである。
実際に遅延時間を測定しつつ接続されたコンタクトへの
配線をレーザ等で切断することによって、同期した信号
になるようにタイミング調整を行う。もし配線面積に余
裕がある場合には、図３の破線で囲んだ部分等を設け
て、より大きな遅延が得られるようにすることも可能で
ある。３４１は寄生容量を増加させるための配線であ
り、３４２はコンデンサである。
【００２３】以上の実施例では、ソース及びドレイン領
域と配線との接続はコンタクトを介して行ったが、図１
のようにコンタクト自体の大きさや位置を変えて行うこ
ともできる。但しこの場合は、プロセス工程後の調整は
行えない。もしより大きな遅延時間が必要な時には、イ
ンバータの段数を追加することで行う。
域と配線との接続はコンタクトを介して行ったが、図１
のようにコンタクト自体の大きさや位置を変えて行うこ
ともできる。但しこの場合は、プロセス工程後の調整は
行えない。もしより大きな遅延時間が必要な時には、イ
ンバータの段数を追加することで行う。
【００２４】
【発明の効果】本発明により、ＭＯＳ型の同期式論理回
路において、大きな面積を必要とせずにクロック信号の
タイミング調整が可能な方法及びクロック信号バッファ
回路が実現でき、高集積で高速動作するＬＳＩが製作可
能になる。
路において、大きな面積を必要とせずにクロック信号の
タイミング調整が可能な方法及びクロック信号バッファ
回路が実現でき、高集積で高速動作するＬＳＩが製作可
能になる。
【図１】本発明のクロック信号バッファ回路を構成する
ＭＯＳＦＥＴゲートの基本構成を示す図である。
ＭＯＳＦＥＴゲートの基本構成を示す図である。
【図２】本発明の実施例の構成を示す図である。
【図３】図２の実施例の遅延時間可変インバータの構造
を示す図である。
を示す図である。
【図４】図３のＭＯＳＦＥＴゲートの等価回路を示す図
である。
である。
【図５】ＬＳＩ内におけるクロック信号の分配システム
を示す図である。
を示す図である。
【図６】クロック信号の位相ずれをクロック信号バッフ
ァ内の遅延回路の遅延量で調整する方法の説明図であ
る。
ァ内の遅延回路の遅延量で調整する方法の説明図であ
る。
【図７】クロックバッファに接続する静電容量によって
クロック信号の遅延量を調整する従来の方法を示す図で
ある。
クロック信号の遅延量を調整する従来の方法を示す図で
ある。
１…ソース ２…ドレイン ３…ゲート ４…配線 ５…接触部
Claims (8)
- 【請求項１】 ソース（１）又はドレイン（２）と、該
ソース（１）又はドレイン（２）への配線（４）との接
触部（５）の面積及び配置が一部可変であるＭＯＳＦＥ
Ｔゲート回路を有するクロック信号バッファ回路のタイ
ミング調整方法であって、 前記接触部（５）の面積及び配置を変化させて前記ソー
ス（１）と前記ドレイン（２）間の寄生抵抗を変化さ
せ、クロック信号のタイミング調整を行うことを特徴と
するクロック信号タイミング調整方法。 - 【請求項２】 前記接触部（５）は複数の配線用コンタ
クトであり、前記タイミング調整は、前記ＭＯＳＦＥＴ
ゲート回路の配線工程で、配線する前記配線用コンタク
トを選択することで行うことを特徴とする請求項１に記
載のクロック信号タイミング調整方法。 - 【請求項３】 複数の回路ブロックで構成され、各回路
ブロックは供給されるクロック信号に同期して動作する
同期式ＭＯＳ論理回路の前記クロック信号のタイミング
を調整する方法であって、 前記クロック信号を受ける各回路ブロックのクロック信
号バッファは、ソース（１）又はドレイン（２）と、該
ソース（１）又はドレイン（２）への配線（４）との接
触部（５）の面積及び配置が可変であるＭＯＳＦＥＴゲ
ート回路で一部が構成されており、 前記接触部（５）の面積及び配置を変化させてクロック
信号のタイミング調整を行うことを特徴とする同期式Ｍ
ＯＳ論理回路クロック信号調整方法。 - 【請求項４】 前記接触部（５）は複数の配線用コンタ
クトであり、前記タイミング調整は、各回路ブロックで
のクロック信号の遅延時間を計測し、計測結果に応じて
前記配線用コンタクトへの接続の一部を切断することに
より行うことを特徴とする請求項３に記載の同期式ＭＯ
Ｓ論理回路クロック信号調整方法。 - 【請求項５】 一部がＭＯＳＦＥＴゲート回路を備える
クロック信号バッファ回路において、 前記ＭＯＳＦＥＴゲート回路のソース（１）又はドレイ
ン（２）と、該ソース（１）又はドレイン（２）への配
線（４）との接触部（５）の面積及び配置が一部可変で
あり、 前記接触部（５）の面積及び配置を変化させることで、
前記ソース（１）と前記ドレイン（２）間の寄生抵抗が
変化し、クロック信号のタイミング調整が可能であるこ
とを特徴とするクロック信号バッファ回路。 - 【請求項６】 前記接触部（５）は複数の配線用コンタ
クトであり、配線工程で配線する前記配線用コンタクト
を選択したことを特徴とする請求項５に記載のクロック
信号バッファ回路。 - 【請求項７】 複数の回路ブロック（２２）で構成さ
れ、各回路ブロックは供給されるクロック信号を受けて
各回路ブロック内に前記クロック信号を供給するクロッ
ク信号バッファ（２２１）を有し、各回路ブロックが前
記クロック信号に同期して動作する同期式ＭＯＳ論理回
路であって、 前記クロック信号バッファ（２２１）は、ソース（１）
又はドレイン（２）と、該ソース（１）又はドレイン
（２）への配線（４）との接触部（５）の面積及び配置
が可変であるＭＯＳＦＥＴゲート回路（２２２）で一部
が形成されており、 前記接触部（５）の面積及び配置を変化させてクロック
信号のタイミング調整が可能であることを特徴とする同
期式ＭＯＳ論理回路。 - 【請求項８】 前記接触部（５）は複数の配線用コンタ
クトであり、各回路ブロックでのクロック信号の遅延時
間の計測結果に応じて前記配線用コンタクトへの接続の
一部を切断してタイミング調整を行ったことを特徴とす
る同期式ＭＯＳ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149600A JPH05343961A (ja) | 1992-06-09 | 1992-06-09 | クロック信号タイミング調整方法及びクロック信号バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4149600A JPH05343961A (ja) | 1992-06-09 | 1992-06-09 | クロック信号タイミング調整方法及びクロック信号バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05343961A true JPH05343961A (ja) | 1993-12-24 |
Family
ID=15478752
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4149600A Withdrawn JPH05343961A (ja) | 1992-06-09 | 1992-06-09 | クロック信号タイミング調整方法及びクロック信号バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05343961A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11259166A (ja) * | 1998-03-12 | 1999-09-24 | Nec Corp | クロックスキュー調整回路、クロックレシーバ、およびクロック伝送システム |
| JPWO2005013107A1 (ja) * | 2003-07-31 | 2006-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の駆動方法 |
-
1992
- 1992-06-09 JP JP4149600A patent/JPH05343961A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH11259166A (ja) * | 1998-03-12 | 1999-09-24 | Nec Corp | クロックスキュー調整回路、クロックレシーバ、およびクロック伝送システム |
| JPWO2005013107A1 (ja) * | 2003-07-31 | 2006-09-28 | 株式会社半導体エネルギー研究所 | 半導体装置及び半導体装置の駆動方法 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |