JPH05344168A - ４相位相変調器 - Google Patents
４相位相変調器Info
- Publication number
- JPH05344168A JPH05344168A JP14516092A JP14516092A JPH05344168A JP H05344168 A JPH05344168 A JP H05344168A JP 14516092 A JP14516092 A JP 14516092A JP 14516092 A JP14516092 A JP 14516092A JP H05344168 A JPH05344168 A JP H05344168A
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- JP
- Japan
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- filter
- signal
- data
- clock
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- Withdrawn
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- 230000015654 memory Effects 0.000 claims abstract description 11
- 238000005070 sampling Methods 0.000 claims abstract description 6
- 238000010586 diagram Methods 0.000 description 8
- 238000001228 spectrum Methods 0.000 description 2
- 239000000969 carrier Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Landscapes
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】 （修正有）
【目的】４相位相変調をデジタル信号処理回路で構成
し、アナログ信号で問題となる直交性のずれをなくす
る。 【構成】入力されるＰチャネル，Ｑチャネルそれぞれの
２進符号をＭ（Ｍは整数）ビットパラレル信号に変換す
るシフトレジスタ１Ａ，１Ｂと、分周器２で４分周され
たサンプルクロックによってＮ（Ｎは整数）ビットパラ
レル信号を出力する２進カウンタ３と、あらかじめロー
ルオフフィルタの計算値を書き込んでいるふたつのメモ
リ４Ａ，４Ｂと、このふたつのメモリ４Ａ，４Ｂの出力
からひとつをサンプリングクロックによって交互に出力
するデータセレクタ５と、このデータをアナログ信号に
変換するＤ／Ａ変換器６と、高調波成分を除去するロー
パスフィルタ８とを有する。
し、アナログ信号で問題となる直交性のずれをなくす
る。 【構成】入力されるＰチャネル，Ｑチャネルそれぞれの
２進符号をＭ（Ｍは整数）ビットパラレル信号に変換す
るシフトレジスタ１Ａ，１Ｂと、分周器２で４分周され
たサンプルクロックによってＮ（Ｎは整数）ビットパラ
レル信号を出力する２進カウンタ３と、あらかじめロー
ルオフフィルタの計算値を書き込んでいるふたつのメモ
リ４Ａ，４Ｂと、このふたつのメモリ４Ａ，４Ｂの出力
からひとつをサンプリングクロックによって交互に出力
するデータセレクタ５と、このデータをアナログ信号に
変換するＤ／Ａ変換器６と、高調波成分を除去するロー
パスフィルタ８とを有する。
Description
【０００１】
【産業上の利用分野】本発明は４相位相変調器に関す
る。
る。
【０００２】
【従来の技術】従来の４相位相変調器は、図２に示すよ
うに、Ｐｃｈ信号１４，Ｑｃｈ信号１５を入力して、符
号間干渉を除去するロールオフフィルタ９Ａ，９Ｂをか
けた、ふたつのベースバンド信号と搬送波信号１３を９
０°移相器１１により、互いに９０度位相がずれた、ふ
たつの正弦波信号と余弦波信号とをアナログ乗算器１０
Ａ，１０Ｂによって掛け合わせる。このふたつの信号を
合成器１２によって合成することによって４相位相変調
（ＱＰＳＫ）信号１６を出力していた。
うに、Ｐｃｈ信号１４，Ｑｃｈ信号１５を入力して、符
号間干渉を除去するロールオフフィルタ９Ａ，９Ｂをか
けた、ふたつのベースバンド信号と搬送波信号１３を９
０°移相器１１により、互いに９０度位相がずれた、ふ
たつの正弦波信号と余弦波信号とをアナログ乗算器１０
Ａ，１０Ｂによって掛け合わせる。このふたつの信号を
合成器１２によって合成することによって４相位相変調
（ＱＰＳＫ）信号１６を出力していた。
【０００３】
【発明が解決しようとする課題】上述した従来の４相位
相変調器では、変調をアナログ信号で行うので、電源電
圧や温度の変動や個々のデバイスの電気的特性の相違に
より、アナログ乗算器の不平衡性からアナログ乗算器出
力であるふたつの２相ＰＳＫ変調信号の振幅誤差及び位
相誤差による直交性のずれが生じ易いという欠点があっ
た。
相変調器では、変調をアナログ信号で行うので、電源電
圧や温度の変動や個々のデバイスの電気的特性の相違に
より、アナログ乗算器の不平衡性からアナログ乗算器出
力であるふたつの２相ＰＳＫ変調信号の振幅誤差及び位
相誤差による直交性のずれが生じ易いという欠点があっ
た。
【０００４】
【課題を解決するための手段】本発明の４相位相変調器
は、入力されるＰチャネル，Ｑチャネルそれぞれの２進
符号をＭ（Ｍは整数）ビットパラレル信号に変換するシ
フトレジスタ１Ａ，１Ｂと、分周器２で４分周されたサ
ンプルクロックによってＮ（Ｎは整数）ビットパラレル
信号を出力する２進カウンタ３と、あらかじめロールオ
フフィルタの計算値を書き込んでいるふたつのメモリ４
Ａ，４Ｂと、このふたつのメモリ４Ａ，４Ｂの出力から
ひとつをサンプリングクロックによって交互に出力する
データセレクタ５と、このデータをアナログ信号に変換
するＤ／Ａ変換器６と、高調波成分を除去するローパス
フィルタ８とを有する。
は、入力されるＰチャネル，Ｑチャネルそれぞれの２進
符号をＭ（Ｍは整数）ビットパラレル信号に変換するシ
フトレジスタ１Ａ，１Ｂと、分周器２で４分周されたサ
ンプルクロックによってＮ（Ｎは整数）ビットパラレル
信号を出力する２進カウンタ３と、あらかじめロールオ
フフィルタの計算値を書き込んでいるふたつのメモリ４
Ａ，４Ｂと、このふたつのメモリ４Ａ，４Ｂの出力から
ひとつをサンプリングクロックによって交互に出力する
データセレクタ５と、このデータをアナログ信号に変換
するＤ／Ａ変換器６と、高調波成分を除去するローパス
フィルタ８とを有する。
【０００５】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例のブロック図である。入力
２進符号Ｐｃｈ，Ｑｃｈ信号は符号間干渉を抑えるロー
ルオフフィルタをかけなければならない。このふたつの
計算値をそれぞれＰ〔ｎＴs〕，Ｑ〔ｎＴs 〕とする。
ここで、ｎは整数値である。Ｔs はサンプルクロックの
周期を表す。
る。図１は本発明の一実施例のブロック図である。入力
２進符号Ｐｃｈ，Ｑｃｈ信号は符号間干渉を抑えるロー
ルオフフィルタをかけなければならない。このふたつの
計算値をそれぞれＰ〔ｎＴs〕，Ｑ〔ｎＴs 〕とする。
ここで、ｎは整数値である。Ｔs はサンプルクロックの
周期を表す。
【０００６】また、搬送波信号（キャリアという）を４
倍サンプリングのＰＣＭ信号としたとき（キャリアの周
波数がサンプルクロックｆs の四分の一の周波数、つま
りｆs ／４、周期は４Ｔs ）、キャリアの一周期の波形
（値）は図３のようになる。ここで図２をデジタルでみ
たとき、ふたつのキャリアをＡ〔ｎＴs 〕とＡ-1〔ｎＴ
s 〕と表し、乗算器１０Ａ，Ｂの出力をＭＵＰ〔ｎ
Ｔs 〕、乗算器１２の出力をＭＵＱ〔ｎＴs 〕とする
と、ＭＵＰ〔ｎＴs 〕とＭＵＱ〔ｎＴs 〕は（１），
（２）で表される。
倍サンプリングのＰＣＭ信号としたとき（キャリアの周
波数がサンプルクロックｆs の四分の一の周波数、つま
りｆs ／４、周期は４Ｔs ）、キャリアの一周期の波形
（値）は図３のようになる。ここで図２をデジタルでみ
たとき、ふたつのキャリアをＡ〔ｎＴs 〕とＡ-1〔ｎＴ
s 〕と表し、乗算器１０Ａ，Ｂの出力をＭＵＰ〔ｎ
Ｔs 〕、乗算器１２の出力をＭＵＱ〔ｎＴs 〕とする
と、ＭＵＰ〔ｎＴs 〕とＭＵＱ〔ｎＴs 〕は（１），
（２）で表される。
【０００７】 ＭＵＰ〔ｎＴs 〕＝Ａ〔ｎＴs 〕×Ｐ〔ｎＴs 〕……（１） ＭＵＱ〔ｎＴs 〕＝Ａ-1〔ｎＴs 〕×Ｑ〔ｎＴs 〕……（２） ここでＡ〔ｎＴs 〕，Ａ-1〔ｎＴs 〕は下記のように表
される。
される。
【０００８】 Ａ〔ｎＴs 〕＝ｍｏｄ｛（ｍｏｄ（ｎ／４）−１）／２｝ ＝（０，１，０，−１，０，１，０，−１，……） Ａ-1〔ｎＴs 〕＝ｍｏｄ｛（ｍｏｄ（（ｎ＋１）／４）−１）／２｝ ＝（１，０，−１，０，１，０，−１，０，……） なお、ｍｏｄ（ａ／ｂ）はａをｂで割った余りを示す。
これらのふたつを合成、すなわち加算した結果をＳ0
〔ｎＴs 〕とすると、(3) 式となる。
これらのふたつを合成、すなわち加算した結果をＳ0
〔ｎＴs 〕とすると、(3) 式となる。
【０００９】 Ｓ0 〔ｎＴs 〕＝ＭＵＰ〔ｎＴs 〕＋ＭＵＱ〔ｎＴs 〕……(3) この様子を模式的に示すと図４のようになる。以上の計
算を図１のようにメモリ（例えばＲＯＭ）４Ａ，４Ｂと
データセレクタ５により構成する。Ｐｃｈのみでまず説
明する。ロールオフフィルタをタップ数Ｍ（Ｍは奇数）
のＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏ
ｎｓｅ）デジタルフィルタで構成する。これにはあらか
じめ計算結果をメモリ４Ａに書き込んでおく。すなわ
ち、ｎＴb（Ｔb は１シンボル期間）時点でのＦＩＲフ
ィルタの計算値は、その前後（Ｍ−１）／２個のデータ
を見て計算されるので、シフトレジスタ１によってｎＴ
b と前後（Ｍ−１）／２個のデータ（このデータをＤ１
とする）を求め、サンプルクロックを分周器２で４分周
し（この信号をＤ３とする）、このクロックで２進カウ
ンタ３に入力して、Ｎビットパラレル信号を得る（この
信号をＤ２とする）。このＤ１、Ｄ２、Ｄ３をメモリ４
のアドレスとする。この様子を図５に示す。また、Ｍ＝
３、Ｎ＝３の場合の３つの信号のタイミングを図６に示
す。またシンボルレートｆb とサンプルクロックｆs と
の関係はこの実施例の場合(4) 式のようになる。 ｆs ＝ｆb ×２N+2 ……(4) アドレスＤ１とＤ２に対するＲＯＭのデータは、タップ
数Ｍとサンプル数ＮのＦＩＲフィルタの計算値が記録さ
れている（サンプル数Ｎとは１シンボル期間をＮ個の計
算値で表すことを示す）。サンプルクロックに対して
は、４クロックサイクル期間（４Ｔs ）同じＰ〔ｎ
Ｔs 〕の値をとる。そして、Ｄ３に対して＋１倍の値と
−１倍の値に分けられており、こうすることによって、
２クロックサイクル期間ごとに±１倍されたデータが得
られる。Ｑｃｈも同じように構成する。ふたつのＲＯＭ
のデータであるＲ〔ｎＴs 〕およびＲ-1〔ｎＴs 〕は
（５）式で表される。
算を図１のようにメモリ（例えばＲＯＭ）４Ａ，４Ｂと
データセレクタ５により構成する。Ｐｃｈのみでまず説
明する。ロールオフフィルタをタップ数Ｍ（Ｍは奇数）
のＦＩＲ（Ｆｉｎｉｔｅ Ｉｍｐｕｌｓｅ Ｒｅｓｐｏ
ｎｓｅ）デジタルフィルタで構成する。これにはあらか
じめ計算結果をメモリ４Ａに書き込んでおく。すなわ
ち、ｎＴb（Ｔb は１シンボル期間）時点でのＦＩＲフ
ィルタの計算値は、その前後（Ｍ−１）／２個のデータ
を見て計算されるので、シフトレジスタ１によってｎＴ
b と前後（Ｍ−１）／２個のデータ（このデータをＤ１
とする）を求め、サンプルクロックを分周器２で４分周
し（この信号をＤ３とする）、このクロックで２進カウ
ンタ３に入力して、Ｎビットパラレル信号を得る（この
信号をＤ２とする）。このＤ１、Ｄ２、Ｄ３をメモリ４
のアドレスとする。この様子を図５に示す。また、Ｍ＝
３、Ｎ＝３の場合の３つの信号のタイミングを図６に示
す。またシンボルレートｆb とサンプルクロックｆs と
の関係はこの実施例の場合(4) 式のようになる。 ｆs ＝ｆb ×２N+2 ……(4) アドレスＤ１とＤ２に対するＲＯＭのデータは、タップ
数Ｍとサンプル数ＮのＦＩＲフィルタの計算値が記録さ
れている（サンプル数Ｎとは１シンボル期間をＮ個の計
算値で表すことを示す）。サンプルクロックに対して
は、４クロックサイクル期間（４Ｔs ）同じＰ〔ｎ
Ｔs 〕の値をとる。そして、Ｄ３に対して＋１倍の値と
−１倍の値に分けられており、こうすることによって、
２クロックサイクル期間ごとに±１倍されたデータが得
られる。Ｑｃｈも同じように構成する。ふたつのＲＯＭ
のデータであるＲ〔ｎＴs 〕およびＲ-1〔ｎＴs 〕は
（５）式で表される。
【００１０】 Ｒ〔ｎＴs 〕＝Ｃ〔ｎＴs 〕×Ｐ〔ｎＴs 〕 Ｒ-1〔ｎＴs 〕＝Ｃ〔ｎＴs 〕×Ｑ〔ｎＴs 〕……（５） ここでＣ〔ｎＴs 〕＝（１，１，−１，−１，１，１，
−１，……） 次にこのふたつのＲＯＭの出力データセレクタ５により
交互に出力すると、データセレクタ５の出力Ｓ〔ｎＴs
〕は（６）式のように表される。
−１，……） 次にこのふたつのＲＯＭの出力データセレクタ５により
交互に出力すると、データセレクタ５の出力Ｓ〔ｎＴs
〕は（６）式のように表される。
【００１１】 Ｓ〔ｎＴs 〕＝Ｄ〔ｎＴs 〕×Ｒ〔ｎＴs 〕＋Ｄ-1〔ｎＴs 〕×Ｒ-1〔ｎＴs 〕……（６） ここでＤ〔ｎＴs 〕＝ｍｏｄ（（ｎ＋１）／２） ＝（０，１，０，１，０，１，……） Ｄ-1〔ｎＴs 〕＝ｍｏｄ（ｎ／２） ＝（１，０，１，０，１，０，……） ここで（６）式は（５）式より Ｓ〔ｎＴs 〕＝Ｄ〔ｎＴs 〕×Ｃ〔ｎＴs 〕×Ｐ〔ｎＴs 〕 ＋Ｄ-1〔ｎＴs 〕×Ｃ〔ｎＴs 〕×Ｑ〔ｎＴs 〕…（７） ここで Ｄ〔ｎＴs 〕×Ｃ〔ｎＴs 〕＝（０，１，０，−１，
０，１，……） Ｄ-1〔ｎＴs 〕×Ｃ〔ｎＴs 〕＝（１，０，−１，０，
１，０，……） （１），（２），（３），（７）式から（８）式が導か
れる。
０，１，……） Ｄ-1〔ｎＴs 〕×Ｃ〔ｎＴs 〕＝（１，０，−１，０，
１，０，……） （１），（２），（３），（７）式から（８）式が導か
れる。
【００１２】 Ｓ〔ｎＴs 〕＝Ｓ0 〔ｎＴs 〕 ……（８） また、サンプルクロックの周波数（ｆs ）とキャリアの
周波数（ｆc ）及びシンボルレート（ｆb ）との関係は
（９）式となる。
周波数（ｆc ）及びシンボルレート（ｆb ）との関係は
（９）式となる。
【００１３】ｆc ＝ｆs ／４＝２N ×ｆb ……（９） 以上により、あらかじめふたつのメモリにロールオフフ
ィルタの計算値に±１倍したものを書き込んでおき、こ
のふたつの周力をデータセレクタで交互に出力すること
によって、ＱＰＳＫ変調器を構成することができる。
ィルタの計算値に±１倍したものを書き込んでおき、こ
のふたつの周力をデータセレクタで交互に出力すること
によって、ＱＰＳＫ変調器を構成することができる。
【００１４】上述で得られた信号は、ＱＰＳＫ変調波の
ＰＣＭ信号に等しいので、これをＤ／Ａ変換器６でアナ
ログ信号に変換できる。図７は、アナログ信号のスペク
トラムであり、ローパスフィルタ７によって高調波をカ
ットする。また、周波数変換器８によって希望の周波数
に変換する。
ＰＣＭ信号に等しいので、これをＤ／Ａ変換器６でアナ
ログ信号に変換できる。図７は、アナログ信号のスペク
トラムであり、ローパスフィルタ７によって高調波をカ
ットする。また、周波数変換器８によって希望の周波数
に変換する。
【００１５】
【発明の効果】以上説明したように、本発明は４相位相
変調器の従来例のロールオフフィルタをＦＩＲディジタ
ルフィルタで形成することにより、デジタル信号で処理
し、特に、キャリアを４倍サンプリングのＰＣＭ信号で
表すことによって、変調の計算をメモリとデータセレク
タで構成することが出来る。これにより従来のアナログ
信号による変調器における直交性のズレを軽減させる効
果がある。また、デジタル信号で処理できるので、ＩＣ
化により装置の小型化をはかることができる効果があ
る。
変調器の従来例のロールオフフィルタをＦＩＲディジタ
ルフィルタで形成することにより、デジタル信号で処理
し、特に、キャリアを４倍サンプリングのＰＣＭ信号で
表すことによって、変調の計算をメモリとデータセレク
タで構成することが出来る。これにより従来のアナログ
信号による変調器における直交性のズレを軽減させる効
果がある。また、デジタル信号で処理できるので、ＩＣ
化により装置の小型化をはかることができる効果があ
る。
【図１】本発明の一実施例のブロック図である。
【図２】従来の４相位相変調器のブロック図である。
【図３】本実施例の波形図である。
【図４】本実施例の動作説明図である。
【図５】本実施例の要部のブロック図である。
【図６】本実施例の波形図である。
【図７】本実施例のスペクトラム説明図である。
１Ａ，１Ｂ シフトレジスタ ２ 分周器 ３ ２進カウンタ ４Ａ，４Ｂ メモリ（ＲＯＭ） ５ データセレクタ ６ Ｄ／Ａ変換器 ７ ローパスフィルタ ８ 周波数変換器 ９Ａ，９Ｂ ロールオフフィルタ １０Ａ，１０Ｂ アナログ乗算器 １１ ９０度移相器 １２ 合成器
Claims (2)
- 【請求項１】 入力されるＰチャネル，Ｑチャネルそれ
ぞれの２進符号をＭ（Ｍは整数）ビットパラレル信号に
変換するシフトレジスタ１Ａ，１Ｂと、分周器２で４分
周されたサンプルクロックによってＮ（Ｎは整数）ビッ
トパラレル信号を出力する２進カウンタ３と、あらかじ
めロールオフフィルタの計算値を書き込んでいるふたつ
のメモリ４Ａ，４Ｂと、このふたつのメモリ４Ａ，４Ｂ
の出力からひとつをサンプリングクロックによって交互
に出力するデータセレクタ５と、このデータをアナログ
信号に変換するＤ／Ａ変換器６と、高調波成分を除去す
るローパスフィルタ８とを有することを特徴とする４相
位相変調器。 - 【請求項２】 互いに９０度位相がずれたキャリア信号
の周波数を４倍サンプリングのＰＣＭ符号で表現するこ
とは特徴とする請求項１記載の４相位相変調器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14516092A JPH05344168A (ja) | 1992-06-05 | 1992-06-05 | ４相位相変調器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14516092A JPH05344168A (ja) | 1992-06-05 | 1992-06-05 | ４相位相変調器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05344168A true JPH05344168A (ja) | 1993-12-24 |
Family
ID=15378819
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14516092A Withdrawn JPH05344168A (ja) | 1992-06-05 | 1992-06-05 | ４相位相変調器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05344168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781076A (en) * | 1996-07-02 | 1998-07-14 | Fujitsu Limited | Digital quadrature amplitude modulators |
-
1992
- 1992-06-05 JP JP14516092A patent/JPH05344168A/ja not_active Withdrawn
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5781076A (en) * | 1996-07-02 | 1998-07-14 | Fujitsu Limited | Digital quadrature amplitude modulators |
| US5987071A (en) * | 1996-07-02 | 1999-11-16 | Fujitsu Limited | Digital modulator and digital demodulator |
| US6507625B2 (en) | 1996-07-02 | 2003-01-14 | Fujitsu Limited | Digital modulator and digital demodulator |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19990831 |