JPH05346864A - 情報処理装置の障害処理方式 - Google Patents
情報処理装置の障害処理方式Info
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- JPH05346864A JPH05346864A JP3021993A JP2199391A JPH05346864A JP H05346864 A JPH05346864 A JP H05346864A JP 3021993 A JP3021993 A JP 3021993A JP 2199391 A JP2199391 A JP 2199391A JP H05346864 A JPH05346864 A JP H05346864A
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Abstract
(57)【要約】
【目的】 情報処理装置において、電源障害を的確に把
握してこれに対処することが可能な技術を提供する。 【構成】 プロセッサ（ＣＣ）またはチャネル装置（Ｃ
ＨＣ）等の上位装置に共通バス（Ｃ−ＢＵＳ）を介して
複数の入出力装置（ＩＯＤ）が接続されている情報処理
装置において、共通バス（Ｃ−ＢＵＳ）内にシェフル
（ＳＨ）毎の電源パッケージ（ＰＯＷ）の電源情報を上
位装置に通知する信号線を含め、上位装置はこの共通バ
ス（Ｃ−ＢＵＳ）を経由した信号線からの信号によって
ビット情報を変化させるメンテナンス登録部（ＭＦＦ
Ｇ）を備えるとともにこのメンテナンス登録部（ＭＦＦ
Ｇ）を参照して電源障害を検知する。
握してこれに対処することが可能な技術を提供する。 【構成】 プロセッサ（ＣＣ）またはチャネル装置（Ｃ
ＨＣ）等の上位装置に共通バス（Ｃ−ＢＵＳ）を介して
複数の入出力装置（ＩＯＤ）が接続されている情報処理
装置において、共通バス（Ｃ−ＢＵＳ）内にシェフル
（ＳＨ）毎の電源パッケージ（ＰＯＷ）の電源情報を上
位装置に通知する信号線を含め、上位装置はこの共通バ
ス（Ｃ−ＢＵＳ）を経由した信号線からの信号によって
ビット情報を変化させるメンテナンス登録部（ＭＦＦ
Ｇ）を備えるとともにこのメンテナンス登録部（ＭＦＦ
Ｇ）を参照して電源障害を検知する。
Description
【０００１】
【産業上の利用分野】本発明は、電話交換システムに関
し、特に電源障害時の障害処理に適用して有効な技術に
関する。
し、特に電源障害時の障害処理に適用して有効な技術に
関する。
【０００２】
【従来の技術】この種の情報処理装置、たとえば電子交
換装置の制御系は複数の処理装置で構成されているが、
それぞれの装置構成は、プロセッサまたはチャネル装置
等の上位装置に対して、共通バスを介して複数の入出力
装置が枝状に接続されたものが一般的である。この種の
装置構成を図８に示す。
換装置の制御系は複数の処理装置で構成されているが、
それぞれの装置構成は、プロセッサまたはチャネル装置
等の上位装置に対して、共通バスを介して複数の入出力
装置が枝状に接続されたものが一般的である。この種の
装置構成を図８に示す。
【０００３】同図に示した装置構成は、現用系（ＳＥＬ
Ｆ）と予備系（ＭＡＴＥ）の２系統からなり、それぞれ
に中央処理装置（ＣＣ）、主記憶装置（ＭＭ）、チャネ
ル制御装置（ＣＨＣ）、入出力制御装置（ＩＯＣ）を有
している。
Ｆ）と予備系（ＭＡＴＥ）の２系統からなり、それぞれ
に中央処理装置（ＣＣ）、主記憶装置（ＭＭ）、チャネ
ル制御装置（ＣＨＣ）、入出力制御装置（ＩＯＣ）を有
している。
【０００４】中央処理装置（ＣＣ）は、デュプレクス方
式により、第１の中央処理装置（ＣＣ−０）を現用系
（ＳＥＬＦ）、第２の中央処理装置（ＣＣ−１）を予備
系（ＭＡＴＥ）として用いている（以下特に説明のない
限り両者を中央処理装置（ＣＣ）と総称する）。中央処
理装置（ＣＣ）は、装置の主制御、リソース（トラン
ク，ネットワーク等）管理、障害処理および保守運用処
理を遂行するためのものである。主記憶装置（ＭＭ）は
前記中央処理装置（ＣＣ）によって直接アクセスされ、
基本記憶部と拡張記憶部とで構成されている。チャネル
制御装置（ＣＨＣ）は入出力装置（ＩＯＤ）の制御を中
央処理装置（ＣＣ）から独立して行い、共通バス（Ｃ−
ＢＵＳ）を介して複数の入出力制御装置（ＩＯＣ）を枝
状に接続している。
式により、第１の中央処理装置（ＣＣ−０）を現用系
（ＳＥＬＦ）、第２の中央処理装置（ＣＣ−１）を予備
系（ＭＡＴＥ）として用いている（以下特に説明のない
限り両者を中央処理装置（ＣＣ）と総称する）。中央処
理装置（ＣＣ）は、装置の主制御、リソース（トラン
ク，ネットワーク等）管理、障害処理および保守運用処
理を遂行するためのものである。主記憶装置（ＭＭ）は
前記中央処理装置（ＣＣ）によって直接アクセスされ、
基本記憶部と拡張記憶部とで構成されている。チャネル
制御装置（ＣＨＣ）は入出力装置（ＩＯＤ）の制御を中
央処理装置（ＣＣ）から独立して行い、共通バス（Ｃ−
ＢＵＳ）を介して複数の入出力制御装置（ＩＯＣ）を枝
状に接続している。
【０００５】前記入出力制御装置（ＩＯＣ）は、一定数
の入出力装置群毎にシェルフ（ＳＨ）と呼ばれる筐体に
収容され、このシェルフ（ＳＨ）単位でパッケージ電源
（ＰＯＷ）を備えた構成となっている。
の入出力装置群毎にシェルフ（ＳＨ）と呼ばれる筐体に
収容され、このシェルフ（ＳＨ）単位でパッケージ電源
（ＰＯＷ）を備えた構成となっている。
【０００６】なお、図中ＩＮＦはインターフェースであ
り、シェルフ（ＳＨ）毎の共通バス（Ｃ−ＢＵＳ）同士
の接続を行うために機能する。
り、シェルフ（ＳＨ）毎の共通バス（Ｃ−ＢＵＳ）同士
の接続を行うために機能する。
【０００７】
【発明が解決しようとする課題】ところで、前記装置構
成において、シェルフ（ＳＨ）内の電源が切断される
と、当該シェルフ（ＳＨ）内の入出力制御装置（ＩＯ
Ｃ）が全て機能しなくなるため、これに接続される磁気
テープ装置あるいはファイルメモリ等の入出力装置（Ｉ
ＯＤ）が全て使用不可能となっていた。
成において、シェルフ（ＳＨ）内の電源が切断される
と、当該シェルフ（ＳＨ）内の入出力制御装置（ＩＯ
Ｃ）が全て機能しなくなるため、これに接続される磁気
テープ装置あるいはファイルメモリ等の入出力装置（Ｉ
ＯＤ）が全て使用不可能となっていた。
【０００８】しかし、前記電源障害が生じた場合に、従
来技術では中央処理装置（ＣＣ）またはチャネル制御装
置（ＣＨＣ）等からなる上位装置において、単に入出力
制御装置（ＩＯＣ）または入出力装置（ＩＯＤ）の機能
障害としてしか検知することができず、障害原因の特定
等が難しかった。
来技術では中央処理装置（ＣＣ）またはチャネル制御装
置（ＣＨＣ）等からなる上位装置において、単に入出力
制御装置（ＩＯＣ）または入出力装置（ＩＯＤ）の機能
障害としてしか検知することができず、障害原因の特定
等が難しかった。
【０００９】このような点から、電源系統から直接メタ
リック配線を施して、電源パッケージ（ＰＯＷ）のオペ
レーション／非オペレーション状態を検知する構成も考
えられるが、たとえばこのような非オペレーションの状
態となったときに、これが保守等のため人為的に電源を
切断したものなのかあるいは電源障害によるものなのか
が不明であった。
リック配線を施して、電源パッケージ（ＰＯＷ）のオペ
レーション／非オペレーション状態を検知する構成も考
えられるが、たとえばこのような非オペレーションの状
態となったときに、これが保守等のため人為的に電源を
切断したものなのかあるいは電源障害によるものなのか
が不明であった。
【００１０】本発明は、前記課題に鑑みてなされたもの
であり、その目的は情報処理装置において、電源障害を
的確に把握してこれに対処することが可能な技術を提供
することにある。
であり、その目的は情報処理装置において、電源障害を
的確に把握してこれに対処することが可能な技術を提供
することにある。
【００１１】
【課題を解決するための手段】本発明は、前記課題を解
決するために情報処理装置の障害処理方式として下記の
構成を有するものであり、図１を用いて説明する。
決するために情報処理装置の障害処理方式として下記の
構成を有するものであり、図１を用いて説明する。
【００１２】上位装置１１に共通バス１２を介して複数
の入出力装置１３が接続されている情報処理装置におい
て、シェルフ１５は、入出力装置１３への入出力制御装
置１４を一群の装置毎に収容するものである。電源パッ
ケージ１６は、このシェルフ１５毎に電源を供給するも
のである。
の入出力装置１３が接続されている情報処理装置におい
て、シェルフ１５は、入出力装置１３への入出力制御装
置１４を一群の装置毎に収容するものである。電源パッ
ケージ１６は、このシェルフ１５毎に電源を供給するも
のである。
【００１３】メンテナンス登録部１７は、上位装置１１
内に設けられ電源パッケージ１６からの電源情報に基づ
いて電源状態を表示するものである。
内に設けられ電源パッケージ１６からの電源情報に基づ
いて電源状態を表示するものである。
【００１４】
【作用】第１の発明は、まず、各シェルフ１５のいずれ
かに電源断または電源異常が発生すると、この情報が共
通バス１２を通じて上位装置１１に送出される。上位装
置１１では、前記共通バス１２を経て受信した障害情報
に基づいてメンテナンス登録部１７のたとえばビット情
報が変化する。上位装置１１では、メンテナンス登録部
１７を参照して、変化したビット状態から電源障害の有
無を検出する。
かに電源断または電源異常が発生すると、この情報が共
通バス１２を通じて上位装置１１に送出される。上位装
置１１では、前記共通バス１２を経て受信した障害情報
に基づいてメンテナンス登録部１７のたとえばビット情
報が変化する。上位装置１１では、メンテナンス登録部
１７を参照して、変化したビット状態から電源障害の有
無を検出する。
【００１５】第２の発明では、前記第１の発明によって
共通バス１２を通じて障害状態を上位装置１１に送出し
た際に、電源出力の有無、電源の正常・異常等のメンテ
ナンス登録部１７の各ビット状態の複合条件によってさ
らに詳しい障害内容を特定できる。
共通バス１２を通じて障害状態を上位装置１１に送出し
た際に、電源出力の有無、電源の正常・異常等のメンテ
ナンス登録部１７の各ビット状態の複合条件によってさ
らに詳しい障害内容を特定できる。
【００１６】また、第３の発明では、上位装置１１は、
まず入出力制御装置１４または入出力装置１３に対して
アクセスを行う。このアクセスに異常があった場合に
は、とりあえずこれを仮定的機能障害と認定し、次に前
記第１の発明で説明した電源障害の有無を検出する。そ
してここで電源パッケージ１６の障害である場合には電
源障害として処理を行い、電源には異常のないことが検
出された場合にはじめて入出力制御装置１４または入出
力装置１３の機能障害として処理を行う。
まず入出力制御装置１４または入出力装置１３に対して
アクセスを行う。このアクセスに異常があった場合に
は、とりあえずこれを仮定的機能障害と認定し、次に前
記第１の発明で説明した電源障害の有無を検出する。そ
してここで電源パッケージ１６の障害である場合には電
源障害として処理を行い、電源には異常のないことが検
出された場合にはじめて入出力制御装置１４または入出
力装置１３の機能障害として処理を行う。
【００１７】さらに第４の発明では、シェルフ１５内に
通路選択手段２１を設け、電源障害が発生した場合に
は、共通バス１２を迂回通路２０と接続し、障害のある
シェルフ１５を迂回して他の正常なシェルフにデータを
送ることができる。この通路選択手段２１としては、た
とえば電磁的・電子的に作動するリレーを用いることが
できる。
通路選択手段２１を設け、電源障害が発生した場合に
は、共通バス１２を迂回通路２０と接続し、障害のある
シェルフ１５を迂回して他の正常なシェルフにデータを
送ることができる。この通路選択手段２１としては、た
とえば電磁的・電子的に作動するリレーを用いることが
できる。
【００１８】
【実施例】次に、本発明の実施例を説明する。
【００１９】図２は中央処理装置（ＣＣ）を中心とした
障害情報の通知経路を示している。同図ではチャネル制
御装置（ＣＨＣ）を省略しているが、共通バス（Ｃ−Ｂ
ＵＳ）内の電源異常通知信号（ＰＡＬ）および電源出力
通知信号（ＮＯＰ）によって各シェルフ（ＳＨ）からの
電源障害情報が通知される構成となっている。なお、中
央処理装置（ＣＣ）の入出力経路はそれぞれ現用系（Ｓ
ＥＬＦ）と、予備系（ＭＡＴＥ）とに分岐されており、
中央処理装置（ＣＣ）には、図２では図示していない他
方の中央処理装置（ＣＣ）に接続されたシェルフ（Ｓ
Ｈ）からの電源異常通知信号（ＰＡＬ）および電源出力
通知信号（ＮＯＰ）も出入可能となっている。 図３で
は、各シェルフ（ＳＨ）相互間での電源異常通知信号
（ＰＡＬ）と電源出力通知信号（ＮＯＰ）の通知経路を
示している。同図からも明かなように、各シェルフ（Ｓ
Ｈ）内のパッケージ電源（ＰＯＷ）から電源異常通知信
号（ＰＡＬ）が出力されるようになっている。この電源
異常通知信号（ＰＡＬ）は、自身の所属するシェルフ
（ＳＨ）内のインターフェース（ＩＮＦ）を通じて共通
バス（Ｃ−ＢＵＳ）上に出力されるようになっている。
シェルフ（ＳＨ）内のインターフェース（ＩＮＦ）には
通路選択手段としてのリレー１が設けられており、この
リレー１の作動状態が電源出力通知信号（ＮＯＰ）とし
て共通バス（Ｃ−ＢＵＳ）上に出力されるようになって
いる。なお、前記リレー１は電磁的な接点リレー１ある
いは電子的な非接点リレー１のいずれでもよい。
障害情報の通知経路を示している。同図ではチャネル制
御装置（ＣＨＣ）を省略しているが、共通バス（Ｃ−Ｂ
ＵＳ）内の電源異常通知信号（ＰＡＬ）および電源出力
通知信号（ＮＯＰ）によって各シェルフ（ＳＨ）からの
電源障害情報が通知される構成となっている。なお、中
央処理装置（ＣＣ）の入出力経路はそれぞれ現用系（Ｓ
ＥＬＦ）と、予備系（ＭＡＴＥ）とに分岐されており、
中央処理装置（ＣＣ）には、図２では図示していない他
方の中央処理装置（ＣＣ）に接続されたシェルフ（Ｓ
Ｈ）からの電源異常通知信号（ＰＡＬ）および電源出力
通知信号（ＮＯＰ）も出入可能となっている。 図３で
は、各シェルフ（ＳＨ）相互間での電源異常通知信号
（ＰＡＬ）と電源出力通知信号（ＮＯＰ）の通知経路を
示している。同図からも明かなように、各シェルフ（Ｓ
Ｈ）内のパッケージ電源（ＰＯＷ）から電源異常通知信
号（ＰＡＬ）が出力されるようになっている。この電源
異常通知信号（ＰＡＬ）は、自身の所属するシェルフ
（ＳＨ）内のインターフェース（ＩＮＦ）を通じて共通
バス（Ｃ−ＢＵＳ）上に出力されるようになっている。
シェルフ（ＳＨ）内のインターフェース（ＩＮＦ）には
通路選択手段としてのリレー１が設けられており、この
リレー１の作動状態が電源出力通知信号（ＮＯＰ）とし
て共通バス（Ｃ−ＢＵＳ）上に出力されるようになって
いる。なお、前記リレー１は電磁的な接点リレー１ある
いは電子的な非接点リレー１のいずれでもよい。
【００２０】図４は、前記以外の共通バス（Ｃ−ＢＵ
Ｓ）上の信号線の接続経路を示している。
Ｓ）上の信号線の接続経路を示している。
【００２１】チャネル制御装置（ＣＨＣ）からの共通バ
ス（Ｃ−ＢＵＳ）にはたとえば５Ｖのバス用電源線２
と、データの送受を行う一般データ線３と、データ要求
信号とデータ受領信号とを送受する一対の制御線（ＲＱ
ＤＴ，ＡＣＤＴ）と、チャネル制御装置（ＣＨＣ）から
各入出力制御装置（ＩＯＣ）に対する入出力データ制御
線（ＡＣＤＴ１，ＡＣＩ０〜３）とで構成されている。
ス（Ｃ−ＢＵＳ）にはたとえば５Ｖのバス用電源線２
と、データの送受を行う一般データ線３と、データ要求
信号とデータ受領信号とを送受する一対の制御線（ＲＱ
ＤＴ，ＡＣＤＴ）と、チャネル制御装置（ＣＨＣ）から
各入出力制御装置（ＩＯＣ）に対する入出力データ制御
線（ＡＣＤＴ１，ＡＣＩ０〜３）とで構成されている。
【００２２】前記バス用電源線２と、一般データ線３
と、制御線（ＲＱＤＴ，ＡＣＤＴ）とは一方のインター
フェース（ＩＮＦ）よりシェル内バス（ＳＨ−ＢＵＳ）
を経由して他のインターフェース（ＩＮＦ）を経て別の
シェルフ（ＳＨ）に接続されている。
と、制御線（ＲＱＤＴ，ＡＣＤＴ）とは一方のインター
フェース（ＩＮＦ）よりシェル内バス（ＳＨ−ＢＵＳ）
を経由して他のインターフェース（ＩＮＦ）を経て別の
シェルフ（ＳＨ）に接続されている。
【００２３】前記インターフェース（ＩＮＦ）に設けら
れた通路選択手段としてのリレー１は、前記入出力デー
タ制御線（ＡＣＤＴ１，ＡＣＩ０〜３）をバイパス信号
路（Ｂ−ＰＡＳＳ）と通常信号路（Ｎ−ＰＡＳＳ）とに
選択的に接続する機能を有している。そして前記リレー
１は通常の状態、すなわち電源正常時には通常信号路
（Ｎ−ＰＡＳＳ）側を選択するようになっている。
れた通路選択手段としてのリレー１は、前記入出力デー
タ制御線（ＡＣＤＴ１，ＡＣＩ０〜３）をバイパス信号
路（Ｂ−ＰＡＳＳ）と通常信号路（Ｎ−ＰＡＳＳ）とに
選択的に接続する機能を有している。そして前記リレー
１は通常の状態、すなわち電源正常時には通常信号路
（Ｎ−ＰＡＳＳ）側を選択するようになっている。
【００２４】シェルフ（ＳＨ）内の入出力制御装置（Ｉ
ＯＣ）では、電源正常時においては、通常信号線（Ｎ−
ＰＡＳＳ）を経由して入出力装置（ＩＯＤ）との間でデ
ータの送受が行われる。
ＯＣ）では、電源正常時においては、通常信号線（Ｎ−
ＰＡＳＳ）を経由して入出力装置（ＩＯＤ）との間でデ
ータの送受が行われる。
【００２５】前記図４の装置構成において、シェルフ
（ＳＨ）内の電源が切断されて各入出力制御装置（ＩＯ
Ｃ）が機能しなくなった場合には、前記リレー１が動作
して直ちにバイパス信号路（Ｂ−ＰＡＳＳ）が選択され
る。これによって同一シェルフ（ＳＨ）内の入出力制御
装置（ＩＯＣ）は全て使用不能となるが、図示しない他
のシェルフ（ＳＨ）の入出力制御装置（ＩＯＣ）は救済
される。
（ＳＨ）内の電源が切断されて各入出力制御装置（ＩＯ
Ｃ）が機能しなくなった場合には、前記リレー１が動作
して直ちにバイパス信号路（Ｂ−ＰＡＳＳ）が選択され
る。これによって同一シェルフ（ＳＨ）内の入出力制御
装置（ＩＯＣ）は全て使用不能となるが、図示しない他
のシェルフ（ＳＨ）の入出力制御装置（ＩＯＣ）は救済
される。
【００２６】図５は、中央処理装置（ＣＣ）内に設けら
れたメンテナンス登録部（ＭＦＦＧ）のビット構成を示
している。メンテナンス登録部（ＭＦＦＧ）は、たとえ
ば３２ビットのレジスタを構成するフリップフロップグ
ループ素子で構成されており、各ビットの状態によって
電源障害情報を総合的に検出できるようになっている。
また図６は各ビット毎の意味を示したものである。
れたメンテナンス登録部（ＭＦＦＧ）のビット構成を示
している。メンテナンス登録部（ＭＦＦＧ）は、たとえ
ば３２ビットのレジスタを構成するフリップフロップグ
ループ素子で構成されており、各ビットの状態によって
電源障害情報を総合的に検出できるようになっている。
また図６は各ビット毎の意味を示したものである。
【００２７】以下図５および図６に基づいて障害状態を
説明する。００〜１７ビットは現用系（ＳＥＬＦ）の中
央処理装置（ＣＣ）の電源状態を示している。このうち
００ビットおよび０１ビットは、中央処理装置（ＣＣ）
のＯＮ時またはリセット時等にハードウエア的にクリア
される。２４〜３１ビットは各チャネル制御装置（ＣＨ
Ｃ）（本実施例ではチャネル制御装置（ＣＨＣ０〜
３））のそれぞれの電源出力通知ビットおよび電源異常
通知ビットとなっている。
説明する。００〜１７ビットは現用系（ＳＥＬＦ）の中
央処理装置（ＣＣ）の電源状態を示している。このうち
００ビットおよび０１ビットは、中央処理装置（ＣＣ）
のＯＮ時またはリセット時等にハードウエア的にクリア
される。２４〜３１ビットは各チャネル制御装置（ＣＨ
Ｃ）（本実施例ではチャネル制御装置（ＣＨＣ０〜
３））のそれぞれの電源出力通知ビットおよび電源異常
通知ビットとなっている。
【００２８】たとえば、２４ビット目はチャネル制御装
置（ＣＨＣ）０配下の入出力制御装置（ＩＯＣ）におけ
る電源出力の有無を表示しており、前述の電源出力通知
信号（ＮＯＰ）によってセットされ、当該ビットが”
１”であるときには非オペレーション状態となっている
ことを示している。また、この２４ビット目に対応し
て、２８ビット目はチャネル制御装置（ＣＨＣ）０配下
の入出力制御装置（ＩＯＣ）における電源異常の有無を
表示しており、電源障害通知信号（ＰＡＬ）によってセ
ットされ、当該ビットが”０”の場合には正常または非
オペレーション状態を示し、”１”となっているときに
は電源異常を示している。
置（ＣＨＣ）０配下の入出力制御装置（ＩＯＣ）におけ
る電源出力の有無を表示しており、前述の電源出力通知
信号（ＮＯＰ）によってセットされ、当該ビットが”
１”であるときには非オペレーション状態となっている
ことを示している。また、この２４ビット目に対応し
て、２８ビット目はチャネル制御装置（ＣＨＣ）０配下
の入出力制御装置（ＩＯＣ）における電源異常の有無を
表示しており、電源障害通知信号（ＰＡＬ）によってセ
ットされ、当該ビットが”０”の場合には正常または非
オペレーション状態を示し、”１”となっているときに
は電源異常を示している。
【００２９】次に図７を用いて障害発生時の処理フロー
を説明する。まず、いずれかのシェルフ（ＳＨ）で電源
が切断もしくは電源異常が発生すると（７０１）、リレ
ー１が動作してバイパス信号路（Ｂ−ＰＡＳＳ）が選択
され（７０２）、各入出力制御装置（ＩＯＣ）への入出
力制御信号について障害の生じたシェルフ（ＳＨ）が迂
回される。
を説明する。まず、いずれかのシェルフ（ＳＨ）で電源
が切断もしくは電源異常が発生すると（７０１）、リレ
ー１が動作してバイパス信号路（Ｂ−ＰＡＳＳ）が選択
され（７０２）、各入出力制御装置（ＩＯＣ）への入出
力制御信号について障害の生じたシェルフ（ＳＨ）が迂
回される。
【００３０】次に、共通バス（Ｃ−ＢＵＳ）を介して前
記電源出力と電源異常に関する情報を中央処理装置（Ｃ
Ｃ）に通知する。中央処理装置（ＣＣ）では、これによ
ってメンテナンス登録部（ＭＦＦＧ）の所定ビット状態
が変化する（７０３）。
記電源出力と電源異常に関する情報を中央処理装置（Ｃ
Ｃ）に通知する。中央処理装置（ＣＣ）では、これによ
ってメンテナンス登録部（ＭＦＦＧ）の所定ビット状態
が変化する（７０３）。
【００３１】中央処理装置（ＣＣ）側では、前記シェル
フ（ＳＨ）での障害について、まず入出力制御装置（Ｉ
ＯＣ）もしくは入出力装置（ＩＯＤ）自体の仮定的機能
障害として検出する（７０４）。
フ（ＳＨ）での障害について、まず入出力制御装置（Ｉ
ＯＣ）もしくは入出力装置（ＩＯＤ）自体の仮定的機能
障害として検出する（７０４）。
【００３２】次に中央処理装置（ＣＣ）はメンテナンス
登録部（ＭＦＦＧ）を読み取り、電源状態をチェックす
る（７０５）。このときに電源出力通知ビットが”０”
（オペレーション）状態にあり、かつ電源異常通知ビッ
トが”０”（異常なし）である場合には、電源障害では
なく、実際の入出力制御装置（ＩＯＣ）もしくは入出力
装置（ＩＯＤ）の機能障害である場合であるため（７０
６）、機能障害処理のルーチンに移る（７０７）。
登録部（ＭＦＦＧ）を読み取り、電源状態をチェックす
る（７０５）。このときに電源出力通知ビットが”０”
（オペレーション）状態にあり、かつ電源異常通知ビッ
トが”０”（異常なし）である場合には、電源障害では
なく、実際の入出力制御装置（ＩＯＣ）もしくは入出力
装置（ＩＯＤ）の機能障害である場合であるため（７０
６）、機能障害処理のルーチンに移る（７０７）。
【００３３】前記ステップ７０６において電源出力通知
ビットが”１”（非オペレーション）もしくは電源異常
通知ビットが”１”（異常）である場合には、メンテナ
ンス登録部（ＭＦＦＧ）の各状況をメッセージとしてＣ
ＲＴディスプレィもしくはプリンタに出力する（７０
８）。
ビットが”１”（非オペレーション）もしくは電源異常
通知ビットが”１”（異常）である場合には、メンテナ
ンス登録部（ＭＦＦＧ）の各状況をメッセージとしてＣ
ＲＴディスプレィもしくはプリンタに出力する（７０
８）。
【００３４】次に中央処理装置（ＣＣ）は、シェルフ
（ＳＨ）内の各入出力制御装置（ＩＯＣ）に順次アクセ
スしてゆき、動作可能な入出力制御装置（ＩＯＣ）を救
済するとともに、動作不良状態となっている入出力制御
装置（ＩＯＣ）を切り離す（７０９）。そして最後に障
害を生じている入出力制御装置（ＩＯＣ）および入出力
装置（ＩＯＤ）の情報を出力する（７１０）。
（ＳＨ）内の各入出力制御装置（ＩＯＣ）に順次アクセ
スしてゆき、動作可能な入出力制御装置（ＩＯＣ）を救
済するとともに、動作不良状態となっている入出力制御
装置（ＩＯＣ）を切り離す（７０９）。そして最後に障
害を生じている入出力制御装置（ＩＯＣ）および入出力
装置（ＩＯＤ）の情報を出力する（７１０）。
【００３５】このように、本実施例によれば中央処理装
置（ＣＣ）がメンテナンス登録部（ＭＦＦＧ）を参照す
ることによって、各ビットの複合条件によって障害状態
を的確に把握することができる。すなわち、保守等によ
り特定のシェルフ（ＳＨ）の電源パッケージ（ＰＯＷ）
の電源が断となった場合には、当該シェルフ（ＳＨ）対
応するメンテナンス登録部（ＭＦＦＧ）は、電源出力通
知ビットが”１”でかつ電源異常通知ビットが”０”と
なっているため、人為的に電源が切断されたことを瞬時
に検知できる。
置（ＣＣ）がメンテナンス登録部（ＭＦＦＧ）を参照す
ることによって、各ビットの複合条件によって障害状態
を的確に把握することができる。すなわち、保守等によ
り特定のシェルフ（ＳＨ）の電源パッケージ（ＰＯＷ）
の電源が断となった場合には、当該シェルフ（ＳＨ）対
応するメンテナンス登録部（ＭＦＦＧ）は、電源出力通
知ビットが”１”でかつ電源異常通知ビットが”０”と
なっているため、人為的に電源が切断されたことを瞬時
に検知できる。
【００３６】
【発明の効果】本発明によれば、情報処理装置におい
て、電源障害を迅速かつ的確に検出することが可能とな
る。
て、電源障害を迅速かつ的確に検出することが可能とな
る。
【００３７】これにより、情報処理装置に機能障害ある
いは電源障害を発生した際に、障害復旧も迅速に行うこ
とができる。
いは電源障害を発生した際に、障害復旧も迅速に行うこ
とができる。
【図１】本発明の原理を示す原理図である。
【図２】本発明の実施例において、各シェルフから中央
処理装置への障害情報の通知経路を示すブロック図であ
る。
処理装置への障害情報の通知経路を示すブロック図であ
る。
【図３】本発明の実施例において、各シェルフ間での障
害情報の通知経路を示すブロック図である。
害情報の通知経路を示すブロック図である。
【図４】本発明の実施例において、シェルフ内における
共通バス上の信号の経路を示すブロック図である。
共通バス上の信号の経路を示すブロック図である。
【図５】本発明の実施例において、メンテナンス登録部
のビット構成を示すブロック図である。
のビット構成を示すブロック図である。
【図６】本発明の実施例において、ビットの状態と障害
の意味を示す説明図である。
の意味を示す説明図である。
【図７】本発明の実施例において、障害発生時の処理手
順を示すフロー図である。
順を示すフロー図である。
【図８】情報処理装置の装置構成を示すブロック図であ
る。
る。
１ リレー ２ バス用電源線 ３ 一般データ線 １１ 上位装置 １２ 共通バス １３ 入出力装置 １４ 入出力制御装置 １５ シェルフ １６ 電源パッケージ １７ メンテナンス登録部 Ｃ−ＢＵＳ 共通バス ＣＣ 中央処理装置 ＣＨＣ チャネル制御装置 ＩＯＣ 入出力制御装置 ＰＯＷ パッケージ電源 ＳＨ シェルフ。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 吉岡 敦史 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 谷平 久光 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 山本 強志 神奈川県川崎市中原区上小田中1015番地 富士通株式会社内 (72)発明者 中野 連利 神奈川県横浜市港北区新横浜三丁目９番18 号 富士通コミュニケーション・システム ズ株式会社内
Claims (4)
- 【請求項１】 上位装置（１１）に共通バス（１２）を
介して複数の入出力装置（１３）が接続されている情報
処理装置において、 前記入出力装置（１３）への入出力制御装置（１４）を
一群の装置毎に収容するシェルフ（１５）と、このシェ
ルフ（１５）毎に電源を供給する電源パッケージ（１
６）と、前記上位装置（１１）内に設けられ前記電源パ
ッケージ（１６）からの電源情報に基づいて電源状態を
表示するメンテナンス登録部（１７）とを備え、 電源パッケージ（１６）に異常が発生した場合には、前
記共通バス（１２）を経由して前記メンテナンス登録部
（１７）に異常が通知され、前記上位装置（１１）はこ
のメンテナンス登録部（１７）を参照して電源障害を検
知することを特徴とする情報処理装置の障害処理方式。 - 【請求項２】 請求項１の電源情報は、電源パッケージ
（１６）毎の電源出力の有無および／または電源出力の
正常・異常を示す情報であることを特徴とする情報処理
装置の電源障害処理方式。 - 【請求項３】 請求項１において、上位装置（１１）が
入出力制御装置（１４）または入出力装置（１３）への
アクセスを実行してこれに異常があった場合にまずこれ
を仮定的機能障害として検出し、次に共通バス（１２）
からの電源情報に基づいて電源障害の発生を検出した場
合には電源障害として処理し、電源障害ではなかった場
合に限り前記入出力制御装置（１４）または入出力装置
（１３）自体の機能障害として処理する情報処理装置の
障害処理方式。 - 【請求項４】 上位装置（１１）に共通バス（１２）を
介して複数の入出力装置（１３）が接続されている情報
処理装置において、 前記入出力装置（１３）への入出力制御装置（１４）を
一群の装置毎に収容するシェルフ（１５）と、このシェ
ルフ（１５）毎に電源を供給する電源パッケージ（１
６）と、前記シェルフ（１５）内において前記共通バス
（１２）から各入出力制御装置（１４）への通常通路
（１８）を、これを迂回して他のシェルフ（１５）に直
接接続する迂回通路（２０）に切り換える通路選択手段
（２１）とを備え、 前記シェルフ（１５）内で電源障害が発生した時には、
前記通路選択手段（２１）が作動して共通バス（１２）
を前記電源障害の発生したシェルフ（１５）を迂回して
他の正常なシェルフ（１５）に接続することを特徴とす
る情報処理装置の障害処理方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021993A JPH05346864A (ja) | 1991-02-15 | 1991-02-15 | 情報処理装置の障害処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3021993A JPH05346864A (ja) | 1991-02-15 | 1991-02-15 | 情報処理装置の障害処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05346864A true JPH05346864A (ja) | 1993-12-27 |
Family
ID=12070550
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3021993A Pending JPH05346864A (ja) | 1991-02-15 | 1991-02-15 | 情報処理装置の障害処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05346864A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007220149A (ja) * | 2006-02-14 | 2007-08-30 | Fujitsu Ltd | ディスク収容装置 |
| JP2010009612A (ja) * | 2001-01-31 | 2010-01-14 | Renesas Technology Corp | データ処理システム |
-
1991
- 1991-02-15 JP JP3021993A patent/JPH05346864A/ja active Pending
Cited By (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010009612A (ja) * | 2001-01-31 | 2010-01-14 | Renesas Technology Corp | データ処理システム |
| US7725616B2 (en) | 2001-01-31 | 2010-05-25 | Renesas Technology Corp. | Data processing system and data processor |
| JP2010146579A (ja) * | 2001-01-31 | 2010-07-01 | Renesas Technology Corp | シングルチップデータプロセッサ及び半導体集積回路 |
| US7975077B2 (en) | 2001-01-31 | 2011-07-05 | Renesas Electronics Corporation | Data processing system and data processor |
| US8244926B2 (en) | 2001-01-31 | 2012-08-14 | Renesas Electronics Corporation | Data processing system and data processor |
| US8595388B2 (en) | 2001-01-31 | 2013-11-26 | Renesas Electronics Corporation | Data processing system and data processor |
| US8812750B2 (en) | 2001-01-31 | 2014-08-19 | Renesas Electronics Corporation | Data processing system and data processor |
| US9069911B2 (en) | 2001-01-31 | 2015-06-30 | Renesas Electronics Corporation | Data processing system and data processor |
| JP2007220149A (ja) * | 2006-02-14 | 2007-08-30 | Fujitsu Ltd | ディスク収容装置 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
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