JPH04137144A - データ処理装置 - Google Patents
データ処理装置Info
- Publication number
- JPH04137144A JPH04137144A JP2259802A JP25980290A JPH04137144A JP H04137144 A JPH04137144 A JP H04137144A JP 2259802 A JP2259802 A JP 2259802A JP 25980290 A JP25980290 A JP 25980290A JP H04137144 A JPH04137144 A JP H04137144A
- Authority
- JP
- Japan
- Prior art keywords
- input
- output control
- output
- bus
- bus interface
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 3
- 238000000034 method Methods 0.000 description 2
- 230000001771 impaired effect Effects 0.000 description 1
Landscapes
- Hardware Redundancy (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、二重化装置に利用する。特に、入出力制御装
置を障害時に切り離し、入出力装置へアクセスする手段
に関する。
置を障害時に切り離し、入出力装置へアクセスする手段
に関する。
本発明は、中央制御装置、主記憶装置および入出力制御
バスインタフェース装置が二重化されたデータ処理装置
において、 障害が発生した入出力制御バスインタフェース装置を切
り離して健全な入出力制御バスインタフェース装置を経
由して入出力装置にアクセスさせることににより、 システム信頼性を向上することができるようにしたもの
である。
バスインタフェース装置が二重化されたデータ処理装置
において、 障害が発生した入出力制御バスインタフェース装置を切
り離して健全な入出力制御バスインタフェース装置を経
由して入出力装置にアクセスさせることににより、 システム信頼性を向上することができるようにしたもの
である。
従来から入出力制御装置の二重化方式は存在したが、障
害の生じた入出力制御装置にアクセスする方法は存在し
なかった上、両系の異なる入出力装置が障害になったと
きでも機能を減じることなく動作不可能とする方法は存
在しなかった。
害の生じた入出力制御装置にアクセスする方法は存在し
なかった上、両系の異なる入出力装置が障害になったと
きでも機能を減じることなく動作不可能とする方法は存
在しなかった。
このように従来例では、両系の異なる入出力制御装置が
障害になったときにも機能を減じることなく運用を行え
る方法は存在しなかったので、高信頼性を要求されるシ
ステムの信頼住を減じる原因となっていた。
障害になったときにも機能を減じることなく運用を行え
る方法は存在しなかったので、高信頼性を要求されるシ
ステムの信頼住を減じる原因となっていた。
本発明は、このような従来の問題点に着目してなされた
もので、システムの高信頼性を維持することができるデ
ータ処理装置を提供することを目的とする。
もので、システムの高信頼性を維持することができるデ
ータ処理装置を提供することを目的とする。
本発明は、２つのバスのそれぞれに中央制御装置、主記
憶装置および入出力制御バスインタフェース装置が接続
され、この入出力制御バスインタフェース装置の相互が
クロスバスで接続され、複数個の入出力装置のそれぞれ
はこの入出力装置に対応する入出力バスに接続され、上
言己入出力制御バスインタフェース装置のそれぞれに接
続された入出力制御バスとこの入出力バスとの間に入出
力制御装置が挿入されたデータ処理装置において、上記
入出力制御バスイイタフェース装置は、上記入出力制御
装置のひとつを切り離す指示回路および上記入出力制御
装置の障害状態を検出してこの指示回路を動作させる制
御回路を備えたことを特徴とする。
憶装置および入出力制御バスインタフェース装置が接続
され、この入出力制御バスインタフェース装置の相互が
クロスバスで接続され、複数個の入出力装置のそれぞれ
はこの入出力装置に対応する入出力バスに接続され、上
言己入出力制御バスインタフェース装置のそれぞれに接
続された入出力制御バスとこの入出力バスとの間に入出
力制御装置が挿入されたデータ処理装置において、上記
入出力制御バスイイタフェース装置は、上記入出力制御
装置のひとつを切り離す指示回路および上記入出力制御
装置の障害状態を検出してこの指示回路を動作させる制
御回路を備えたことを特徴とする。
また、上記中央制御装置は、上記入出力制御装置のひと
つが切り離された状態でこの入出力制御装置に接続され
た入出力装置にアクセスするときに、上記クロスバスお
よびこの切り離された入出力制御装置と入出力バスで接
続された入出力制御装置を経由する経路を設定する経路
設定手段を備えることが望ましい。
つが切り離された状態でこの入出力制御装置に接続され
た入出力装置にアクセスするときに、上記クロスバスお
よびこの切り離された入出力制御装置と入出力バスで接
続された入出力制御装置を経由する経路を設定する経路
設定手段を備えることが望ましい。
入出力装置が接続された入出力バスの一方に接続された
入出力制御装置に障害が発生すると、このバスの他方に
接続された入出力制御装置と、この入出力制御装置が接
続された入出力制御バスと、この入出力制御バスに接続
された入出力制御バスインタフェース装置と、ＢＩＵク
ロスバスと、他方の入出力制御バスインタフェース装置
と、この他方の入出力制御バスインタフェース装置の接
続されたバスとを経由して障害系に接続されていた入出
力装置に対して障害系に接続されている中央制御装置の
アクセスを可能にする。
入出力制御装置に障害が発生すると、このバスの他方に
接続された入出力制御装置と、この入出力制御装置が接
続された入出力制御バスと、この入出力制御バスに接続
された入出力制御バスインタフェース装置と、ＢＩＵク
ロスバスと、他方の入出力制御バスインタフェース装置
と、この他方の入出力制御バスインタフェース装置の接
続されたバスとを経由して障害系に接続されていた入出
力装置に対して障害系に接続されている中央制御装置の
アクセスを可能にする。
以下、本発明の一実施例について図面を参照して説明す
る。第１図はこの実施例のブロック図である。０系の中
央制御装置１０は、バス７０で主記憶装！２０と入出力
制御バスインタフェース装置３０とに接続され、１系も
同様に、中央制御装置１１が、バス７１で主記憶装置２
１と入出力制御バスインタフェース装置３１とに接続さ
れている。入出力制御バスインタフェース装置３０と入
出力制御バスインタフェース装置３１との間はＢＩＵク
ロスバス２００テ接続されている。０系の３個の入出力
制御装置４０．５０および６０が入出力制御バスインタ
フェース装置３０と入出力制御バス７０で接続され、１
系も同様に、３個の入出力制御装置４１．５１および６
１が入出力制御バスインタフェース装置３１とバス７１
で接続されている。３個の入出力装置１１０．１２０お
よび１３０のそれぞれが入出力バス１４０．１５０およ
び１６０でそれぞれ入出力制御装置４０と入出力制御装
置４１とに、入出力制御装置５０と入出力制御装置５１
とに、入出力制御装置６０と入出力制御装置６１とに接
続されている。入出力制御バスインタフェース装置３０
からＯ系の３個の入出力制御装置４０．５０および６０
のそれぞれに切離信号線８０．９０および１００が接続
され、同様に１系の入出力制御バスインタフェース装置
３１から１系の３個の入出力制御装置４１．５１および
６１のそれぞれに切離信号線８１．９１および１０１が
接続されている。
る。第１図はこの実施例のブロック図である。０系の中
央制御装置１０は、バス７０で主記憶装！２０と入出力
制御バスインタフェース装置３０とに接続され、１系も
同様に、中央制御装置１１が、バス７１で主記憶装置２
１と入出力制御バスインタフェース装置３１とに接続さ
れている。入出力制御バスインタフェース装置３０と入
出力制御バスインタフェース装置３１との間はＢＩＵク
ロスバス２００テ接続されている。０系の３個の入出力
制御装置４０．５０および６０が入出力制御バスインタ
フェース装置３０と入出力制御バス７０で接続され、１
系も同様に、３個の入出力制御装置４１．５１および６
１が入出力制御バスインタフェース装置３１とバス７１
で接続されている。３個の入出力装置１１０．１２０お
よび１３０のそれぞれが入出力バス１４０．１５０およ
び１６０でそれぞれ入出力制御装置４０と入出力制御装
置４１とに、入出力制御装置５０と入出力制御装置５１
とに、入出力制御装置６０と入出力制御装置６１とに接
続されている。入出力制御バスインタフェース装置３０
からＯ系の３個の入出力制御装置４０．５０および６０
のそれぞれに切離信号線８０．９０および１００が接続
され、同様に１系の入出力制御バスインタフェース装置
３１から１系の３個の入出力制御装置４１．５１および
６１のそれぞれに切離信号線８１．９１および１０１が
接続されている。
すなわち、この実施例は、第１図に示すように、２つの
バスのそれぞれに中央制御装置１０および１１と、主記
憶装置２０および２１と入出力制御バスインタフェース
装置３０および３１とが接続され、この入出力制御バス
インタフェース装置３０および３１の相互がＢＩＵクロ
スバス２００で接続され、入出力装置１１０．１２０お
よび１３０のそれぞれはこの入出力装置１１０．１２０
および１３０に対応する入出力バス１４０．１５０およ
び１６０に接続され、入出力制御バスインタフェース装
置３０および３１のそれぞれに接続された入出力制御バ
ス１７０および１７１とこの入出力バス１４０．１５０
および１６０との間に入出力制御装置４０．４１．５０
．５１．６０および６１が挿入され、さらに、本発明の
特徴とする手段として、入出力制御バスインタフェース
装置３０および３１は、入出力制御装置４０．４１．５
０．５１．６０および６１のひとつを切り離す指示回路
および入出力制御装置４０．４１．５０．５１．６０お
よび６１の障害状態を検出してこの指示回路を動作させ
る制御回路を備え、また中央制御装置１０および１１は
、入出力制御装置４０．４１．５０．５１．６０および
６１のひとつが切り離された状態でこの入出力制御装置
に接続された入出力装置にアクセスするときに、Ｂ工Ｕ
クロスバス２００およびこの切り離された入出力制御装
置と入出力バスで接続された入出力制御装置を経由する
経路を設定する経路設定手段を備える。
バスのそれぞれに中央制御装置１０および１１と、主記
憶装置２０および２１と入出力制御バスインタフェース
装置３０および３１とが接続され、この入出力制御バス
インタフェース装置３０および３１の相互がＢＩＵクロ
スバス２００で接続され、入出力装置１１０．１２０お
よび１３０のそれぞれはこの入出力装置１１０．１２０
および１３０に対応する入出力バス１４０．１５０およ
び１６０に接続され、入出力制御バスインタフェース装
置３０および３１のそれぞれに接続された入出力制御バ
ス１７０および１７１とこの入出力バス１４０．１５０
および１６０との間に入出力制御装置４０．４１．５０
．５１．６０および６１が挿入され、さらに、本発明の
特徴とする手段として、入出力制御バスインタフェース
装置３０および３１は、入出力制御装置４０．４１．５
０．５１．６０および６１のひとつを切り離す指示回路
および入出力制御装置４０．４１．５０．５１．６０お
よび６１の障害状態を検出してこの指示回路を動作させ
る制御回路を備え、また中央制御装置１０および１１は
、入出力制御装置４０．４１．５０．５１．６０および
６１のひとつが切り離された状態でこの入出力制御装置
に接続された入出力装置にアクセスするときに、Ｂ工Ｕ
クロスバス２００およびこの切り離された入出力制御装
置と入出力バスで接続された入出力制御装置を経由する
経路を設定する経路設定手段を備える。
次に、この実施例の動作を第２図ないし第４図に基づき
説明する。
説明する。
第２図は障害の起きていない通常の運用状態を示した動
作図である。中央制御装置１０からの入出力装置１１０
へのアクセスは太線で示すようにバス７０、入出力制御
バスインタフェース装置３０、入出力制御バス１７０、
入出力制御装置４０および入出力バス１４０のルートで
なされる。
作図である。中央制御装置１０からの入出力装置１１０
へのアクセスは太線で示すようにバス７０、入出力制御
バスインタフェース装置３０、入出力制御バス１７０、
入出力制御装置４０および入出力バス１４０のルートで
なされる。
いま、第３図のように入出力制御装置４０が障害になっ
たとすると、中央制御装置１０からの命令により人８力
制御バスインタフェース装置３０から切離信号線８０に
信号が出力され、入出力バス１４０上で入出力制御装置
４０が切り離される。このときに中央制御装置１０から
入出力装置１１０へのアクセス要求があった場合には、
入出力制御バスインタフェース装置３０から入出力制御
バスインタフェース装置３１へＢＩＵクロスバス２００
を介して入出力装置１１０へのアクセス要求を転送し、
入出力制御バスインタフェース装置３１から入出力制御
バス１７１と入出力制御装置４１とを介して入出力装置
１１０へのアクセスがなされる。このようにして同一入
出力装置に接続される入出力制御装置が同時に両系とも
障害とならないかぎり中央制御装置からの入出力装置へ
のアクセス手段は保証される。以上示したように中央制
御装置１０から入出力装置１１０へのアクセスを行う場
合に、入出力制御装置４０と入出力制御装置４１が同時
期に障害にならないかぎり、入出力装置１１０へのアク
セスが可能になる。
たとすると、中央制御装置１０からの命令により人８力
制御バスインタフェース装置３０から切離信号線８０に
信号が出力され、入出力バス１４０上で入出力制御装置
４０が切り離される。このときに中央制御装置１０から
入出力装置１１０へのアクセス要求があった場合には、
入出力制御バスインタフェース装置３０から入出力制御
バスインタフェース装置３１へＢＩＵクロスバス２００
を介して入出力装置１１０へのアクセス要求を転送し、
入出力制御バスインタフェース装置３１から入出力制御
バス１７１と入出力制御装置４１とを介して入出力装置
１１０へのアクセスがなされる。このようにして同一入
出力装置に接続される入出力制御装置が同時に両系とも
障害とならないかぎり中央制御装置からの入出力装置へ
のアクセス手段は保証される。以上示したように中央制
御装置１０から入出力装置１１０へのアクセスを行う場
合に、入出力制御装置４０と入出力制御装置４１が同時
期に障害にならないかぎり、入出力装置１１０へのアク
セスが可能になる。
本発明は、以上説明したように、入出力制御装置の障害
が発生しても中央制御装置からどの入出力装置へのアク
セスが保証されるので、高信頼性システムが実現できる
効果がある。
が発生しても中央制御装置からどの入出力装置へのアク
セスが保証されるので、高信頼性システムが実現できる
効果がある。
第１図は、本発明実施例の構成を示すブロック図。
第２図は、本発明実施例の通常運転状態時の動作概念図
。 第３図は、本発明実施例の障害運転状態時の動作概念図
。 第４図は、本発明実施例の動作を示すフローチャート。 １０．１１・・・中央制御装置（ＣＰＵ）、２０．２１
・・・主記憶装置（ＭＭ） 、３０．３１・・・入出力
制御バスインタフェース装置（ＢＩＵ）、４０．４１．
５０．５１．６０．６１・・・入出力制御装置（ＩＯＣ
）、７０．７１・・・バス（ＢＵＳ）、８０．８１．９
０．９１．１００．１０１−・・切離信号線、１１０．
１２０．１３０・・・入出力装置（工０）、１４０．１
５０．１６０ ・・・人出カバｘ （ｒＯＢＵＳ）、１
７０．１７１・・・入出力制御バス（ＣＢＵＳ） 、２
００・・・ＢＩＵクロスバス（ＢＸＵＢＵＳ）。
。 第３図は、本発明実施例の障害運転状態時の動作概念図
。 第４図は、本発明実施例の動作を示すフローチャート。 １０．１１・・・中央制御装置（ＣＰＵ）、２０．２１
・・・主記憶装置（ＭＭ） 、３０．３１・・・入出力
制御バスインタフェース装置（ＢＩＵ）、４０．４１．
５０．５１．６０．６１・・・入出力制御装置（ＩＯＣ
）、７０．７１・・・バス（ＢＵＳ）、８０．８１．９
０．９１．１００．１０１−・・切離信号線、１１０．
１２０．１３０・・・入出力装置（工０）、１４０．１
５０．１６０ ・・・人出カバｘ （ｒＯＢＵＳ）、１
７０．１７１・・・入出力制御バス（ＣＢＵＳ） 、２
００・・・ＢＩＵクロスバス（ＢＸＵＢＵＳ）。
Claims (1)
- 【特許請求の範囲】 １、２つのバスのそれぞれに中央制御装置、主記憶装置
および入出力制御バスインタフェース装置が接続され、
この入出力制御バスインタフェース装置の相互がクロス
バスで接続され、複数個の入出力装置のそれぞれはこの
入出力装置に対応する入出力バスに接続され、上記入出
力制御バスインタフェース装置のそれぞれに接続された
入出力制御バスとこの入出力バスとの間に入出力制御装
置が挿入されたデータ処理装置において、 上記入出力制御バスインタフェース装置は、上記入出力
制御装置のひとつを切り離す指示回路および上記入出力
制御装置の障害状態を検出してこの指示回路を動作させ
る制御回路を備えた ことを特徴とするデータ処理装置。 ２、上記中央制御装置は、上記入出力制御装置のひとつ
が切り離された状態でこの入出力制御装置に接続された
入出力装置にアクセスするときに、上記クロスバスおよ
びこの切り離された入出力制御装置と入出力バスで接続
された入出力制御装置を経由する経路を設定する経路設
定手段を備えた請求項１記載のデータ処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259802A JPH04137144A (ja) | 1990-09-28 | 1990-09-28 | データ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2259802A JPH04137144A (ja) | 1990-09-28 | 1990-09-28 | データ処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04137144A true JPH04137144A (ja) | 1992-05-12 |
Family
ID=17339205
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2259802A Pending JPH04137144A (ja) | 1990-09-28 | 1990-09-28 | データ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04137144A (ja) |
-
1990
- 1990-09-28 JP JP2259802A patent/JPH04137144A/ja active Pending
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