JPH0534708A - 液晶表示装置の製造方法 - Google Patents
液晶表示装置の製造方法Info
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- JPH0534708A JPH0534708A JP18668491A JP18668491A JPH0534708A JP H0534708 A JPH0534708 A JP H0534708A JP 18668491 A JP18668491 A JP 18668491A JP 18668491 A JP18668491 A JP 18668491A JP H0534708 A JPH0534708 A JP H0534708A
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Abstract
(57)【要約】
【目的】 アクティブマトリクス液晶表示装置における
信号線等の微細パターン配線層を確実に形成する。 【構成】 液晶表示装置の液晶画素における薄膜トラン
ジスタに接続される配線層の形成に当り、第１の導電層
をパターン化してなる第１の配線層Ｍ1 を形成して後、
これの上に第２の導電層を被着形成してこれをパターン
化して第２の配線層Ｍ2 を形成し、第１及び第２の配線
層の積層構造の配線層を形成する。
信号線等の微細パターン配線層を確実に形成する。 【構成】 液晶表示装置の液晶画素における薄膜トラン
ジスタに接続される配線層の形成に当り、第１の導電層
をパターン化してなる第１の配線層Ｍ1 を形成して後、
これの上に第２の導電層を被着形成してこれをパターン
化して第２の配線層Ｍ2 を形成し、第１及び第２の配線
層の積層構造の配線層を形成する。
Description
【０００１】
【産業上の利用分野】本発明は、液晶表示装置、特にア
クティブマトリクス液晶表示装置の製造方法に係わる。
クティブマトリクス液晶表示装置の製造方法に係わる。
【０００２】
【従来の技術】アクティブマトリクス液晶表示装置は、
図４に示すようにマトリクス状に配列されたスイッチン
グ素子６１によってそれぞれの液晶画素６２を駆動する
ようになされる。
図４に示すようにマトリクス状に配列されたスイッチン
グ素子６１によってそれぞれの液晶画素６２を駆動する
ようになされる。
【０００３】図４において、６３はその垂直走査回路、
６４は映像信号サンプルホールド回路を示す。ＣS は、
上述の構成においてスイッチング素子６１をオンして液
晶画素６２に電位を書き込んだ後にその電位を所定期間
保持するための付加容量を示し、この付加容量は各画素
６２ごとに設けられている。
６４は映像信号サンプルホールド回路を示す。ＣS は、
上述の構成においてスイッチング素子６１をオンして液
晶画素６２に電位を書き込んだ後にその電位を所定期間
保持するための付加容量を示し、この付加容量は各画素
６２ごとに設けられている。
【０００４】このようなアクティブマトリクス液晶表示
装置は、各画素間のクロストークの問題が改善され、精
細な画像表示を行うことができることからその普及が目
覚ましい。
装置は、各画素間のクロストークの問題が改善され、精
細な画像表示を行うことができることからその普及が目
覚ましい。
【０００５】この構成による液晶表示装置において、そ
の各スイッチング素子６１は例えば薄膜トランジスタに
よって構成され、その一方のソース／ドレイン（Ｓ／
Ｄ）領域から配線層即ち信号線ＬS が導出される。この
信号線ＬS は、通常Ａｌ金属層によって構成される。
の各スイッチング素子６１は例えば薄膜トランジスタに
よって構成され、その一方のソース／ドレイン（Ｓ／
Ｄ）領域から配線層即ち信号線ＬS が導出される。この
信号線ＬS は、通常Ａｌ金属層によって構成される。
【０００６】また一方、この種の液晶表示装置におい
て、微小一定面積内でその液晶画素の有効画面をできる
だけ広面積をもって形成するためには、できるだけ信号
線ＬS が幅狭に構成される必要が生じてくる。一方、こ
の信号線ＬS は、充分に低抵抗層として形成する上でこ
れの幅狭化に伴ってその厚さはできるだけ大とする必要
が生じてくる。
て、微小一定面積内でその液晶画素の有効画面をできる
だけ広面積をもって形成するためには、できるだけ信号
線ＬS が幅狭に構成される必要が生じてくる。一方、こ
の信号線ＬS は、充分に低抵抗層として形成する上でこ
れの幅狭化に伴ってその厚さはできるだけ大とする必要
が生じてくる。
【０００７】通常、このＡｌ信号線ＬS の厚さは、０．
６μｍ以上に選定されている。このＡｌ信号線ＬS の形
成は、通常Ａｌ導電層を全面的に形成して後、これをフ
ォトリソグラフィによるパターンエッチングによって所
定のパターンに形成する。すなわち、全面的にＡｌ層を
少なくとも所定のスイッチング素子６１の薄膜トランジ
スタの所定のＳ／Ｄ領域にオーミックコンタクトさせて
形成し、これの上にフォトレジストを塗布、露光、現像
して所定のパターンとしてこれをエッチングレジストす
なわちエッチングのマスクとして用いてフォトレジスト
層が形成されず外部に露呈した部分のＡｌをウエットエ
ッチングによって除去することによって所定のパターン
のＡｌ配線層によって信号線ＬS を構成するという方法
が採られる。
６μｍ以上に選定されている。このＡｌ信号線ＬS の形
成は、通常Ａｌ導電層を全面的に形成して後、これをフ
ォトリソグラフィによるパターンエッチングによって所
定のパターンに形成する。すなわち、全面的にＡｌ層を
少なくとも所定のスイッチング素子６１の薄膜トランジ
スタの所定のＳ／Ｄ領域にオーミックコンタクトさせて
形成し、これの上にフォトレジストを塗布、露光、現像
して所定のパターンとしてこれをエッチングレジストす
なわちエッチングのマスクとして用いてフォトレジスト
層が形成されず外部に露呈した部分のＡｌをウエットエ
ッチングによって除去することによって所定のパターン
のＡｌ配線層によって信号線ＬS を構成するという方法
が採られる。
【０００８】ところが、このようなウエットエッチング
による場合、そのエッチングが等方性を有するためにＡ
ｌの厚さ方向のみならず面方向に沿ってエッチングレジ
スト下に入り込むエッチングも進行し、これによって充
分厚いＡｌを所定の幅狭パターンに確実にエッチングに
よって形成することが難しく、特にこの配線層が表面の
段差部上に跨がって形成される場合、この段差部におい
て厚いＡｌ層を細くパターニングするとその面方向エッ
チングによって断線が生じ易く、信頼性の上で問題があ
る。
による場合、そのエッチングが等方性を有するためにＡ
ｌの厚さ方向のみならず面方向に沿ってエッチングレジ
スト下に入り込むエッチングも進行し、これによって充
分厚いＡｌを所定の幅狭パターンに確実にエッチングに
よって形成することが難しく、特にこの配線層が表面の
段差部上に跨がって形成される場合、この段差部におい
て厚いＡｌ層を細くパターニングするとその面方向エッ
チングによって断線が生じ易く、信頼性の上で問題があ
る。
【０００９】
【発明が解決しようとする課題】本発明は、上述した液
晶表示装置における配線層の形成に当たって微細パター
ンを確実に高信頼性をもって形成することができるよう
にする。
晶表示装置における配線層の形成に当たって微細パター
ンを確実に高信頼性をもって形成することができるよう
にする。
【００１０】
【課題を解決するための手段】本発明は、図１にその本
発明方法によって得た液晶表示装置の一例の断面図を示
し、図２及び図３にその各一例の製造方法の製造工程図
を示すように、液晶表示装置の液晶画素におけるスイッ
チング素子としての薄膜トランジスタＴＦＴに接続され
る信号線ＬS 等の配線層すなわち形成に当り、図２Ａに
示すように第１の導電層８１を全面的に形成する工程
と、この第１の導電層８１上に所定パターンのエッチン
グレジスト９１を形成する工程と、図２Ｂに示すように
このパターン化されたエッチングレジスト９１をマスク
として第１の導電層８１をウエットエッチングして第１
の配線層Ｍ1 を形成する工程と、図２Ｃに示すように第
１の配線層Ｍ1 上に第２の導電層８２を全面的に形成す
る工程と、図３Ａに示すように第２の導電層８２上に所
定のパターンにエッチングレジスト９２を形成する工程
と、図３Ｂに示すようにエッチングレジスト９２をマス
クとして第２の導電層８２をウエットエッチングして第
２の配線層Ｍ2 を形成する工程とを採って図３Ｃに示す
ように第１及び第２の配線層Ｍ1 及びＭ2 の積層構造に
よる配線層５４を形成する。
発明方法によって得た液晶表示装置の一例の断面図を示
し、図２及び図３にその各一例の製造方法の製造工程図
を示すように、液晶表示装置の液晶画素におけるスイッ
チング素子としての薄膜トランジスタＴＦＴに接続され
る信号線ＬS 等の配線層すなわち形成に当り、図２Ａに
示すように第１の導電層８１を全面的に形成する工程
と、この第１の導電層８１上に所定パターンのエッチン
グレジスト９１を形成する工程と、図２Ｂに示すように
このパターン化されたエッチングレジスト９１をマスク
として第１の導電層８１をウエットエッチングして第１
の配線層Ｍ1 を形成する工程と、図２Ｃに示すように第
１の配線層Ｍ1 上に第２の導電層８２を全面的に形成す
る工程と、図３Ａに示すように第２の導電層８２上に所
定のパターンにエッチングレジスト９２を形成する工程
と、図３Ｂに示すようにエッチングレジスト９２をマス
クとして第２の導電層８２をウエットエッチングして第
２の配線層Ｍ2 を形成する工程とを採って図３Ｃに示す
ように第１及び第２の配線層Ｍ1 及びＭ2 の積層構造に
よる配線層５４を形成する。
【００１１】
【作用】上述の本発明方法によれば、最終的に所定のパ
ターンの配線層５４による例えば信号線ＬS の形成を、
第１の配線層Ｍ1 をまず所定のパターンとするエッチン
グによって形成し、次に第２の配線層Ｍ2 をパターニン
グする工程を採るようにしたことによって各配線層Ｍ1
及びＭ2 は、それぞれ最終的に得る配線層５４の例えば
１／２程度の薄い厚さに形成すればよいことから、その
各導電層８１及び８２に対するエッチングは薄い導電層
に対するウエットエッチングとなることから、これらが
等方性エッチングであって横方向すなわち各第１及び第
２の導電層８１及び８２の面方向に対するエッチングが
進行しても、その面方向のエッチング量は従来に比し充
分小とすることができ、したがって所要の厚さを有する
配線層５４を確実に微細パターンに形成することがで
き、これによって表面に段差部を有する面上にその段差
部に跨がって配線層５４を形成する場合においても断線
を発生することなく確実に形成できる。
ターンの配線層５４による例えば信号線ＬS の形成を、
第１の配線層Ｍ1 をまず所定のパターンとするエッチン
グによって形成し、次に第２の配線層Ｍ2 をパターニン
グする工程を採るようにしたことによって各配線層Ｍ1
及びＭ2 は、それぞれ最終的に得る配線層５４の例えば
１／２程度の薄い厚さに形成すればよいことから、その
各導電層８１及び８２に対するエッチングは薄い導電層
に対するウエットエッチングとなることから、これらが
等方性エッチングであって横方向すなわち各第１及び第
２の導電層８１及び８２の面方向に対するエッチングが
進行しても、その面方向のエッチング量は従来に比し充
分小とすることができ、したがって所要の厚さを有する
配線層５４を確実に微細パターンに形成することがで
き、これによって表面に段差部を有する面上にその段差
部に跨がって配線層５４を形成する場合においても断線
を発生することなく確実に形成できる。
【００１２】
【実施例】本発明は、例えば図１で示す液晶表示装置を
得る場合に適用できる。図１の例は、透過型のアクティ
ブマトリクス液晶表示装置で、この場合それぞれガラ
ス、石英等の透明基板より成る相対向する基板１及び２
が設けられ、一方の基板１に、各画素に対応する画素電
極５１が形成され、他方の基板１には、対向電極５２が
設けられる。
得る場合に適用できる。図１の例は、透過型のアクティ
ブマトリクス液晶表示装置で、この場合それぞれガラ
ス、石英等の透明基板より成る相対向する基板１及び２
が設けられ、一方の基板１に、各画素に対応する画素電
極５１が形成され、他方の基板１には、対向電極５２が
設けられる。
【００１３】そして、これら基板１及び２間に液晶が充
填された液晶層３が挟持される。
填された液晶層３が挟持される。
【００１４】一方の基板１の内面には、例えば多結晶シ
リコン層よりなる半導体層４が形成される。
リコン層よりなる半導体層４が形成される。
【００１５】半導体層４には、各画素のスイッチング素
子６１となる薄膜トランジスタＴＦＴを構成するソース
／ドレイン（Ｓ／Ｄ）領域５及び６と、これら間にチャ
ンネル形成領域７が形成される。
子６１となる薄膜トランジスタＴＦＴを構成するソース
／ドレイン（Ｓ／Ｄ）領域５及び６と、これら間にチャ
ンネル形成領域７が形成される。
【００１６】また、半導体層４のチャンネル形成領域７
上には、ゲート絶縁層８が形成され、これの上にゲート
電極９が被着形成されて上述の薄膜トランジスタＴＦＴ
が構成される。
上には、ゲート絶縁層８が形成され、これの上にゲート
電極９が被着形成されて上述の薄膜トランジスタＴＦＴ
が構成される。
【００１７】図示の例では、薄膜トランジスタＴＦＴの
ゲート絶縁層８が、高耐圧化をはかる上で例えば、Ｓｉ
Ｏ2 よりなる下層の第１の絶縁層３１と、これの上の例
えばＳｉ3 Ｎ4 よりなる第２の絶縁層３２によって形成
されている。
ゲート絶縁層８が、高耐圧化をはかる上で例えば、Ｓｉ
Ｏ2 よりなる下層の第１の絶縁層３１と、これの上の例
えばＳｉ3 Ｎ4 よりなる第２の絶縁層３２によって形成
されている。
【００１８】一方、基板１上の他部には、薄膜トランジ
スタＴＦＴの作製と同時にこれと同一工程をもって付加
容量ＣS が形成される。この付加容量ＣS は、基板１上
に形成した半導体層４の一部に低比抵抗領域を形成し、
これを付加容量ＣS を構成する一方の第１の電極２１と
し、薄膜トランジスタＴＦＴのゲート絶縁層８と同一構
成を有する絶縁層を付加容量ＣS を構成する誘電体層２
３として構成し、これの上にゲート電極９の形成と同時
に第２の電極２２を形成し、両電極２１及び２２間に付
加容量ＣSを構成する。
スタＴＦＴの作製と同時にこれと同一工程をもって付加
容量ＣS が形成される。この付加容量ＣS は、基板１上
に形成した半導体層４の一部に低比抵抗領域を形成し、
これを付加容量ＣS を構成する一方の第１の電極２１と
し、薄膜トランジスタＴＦＴのゲート絶縁層８と同一構
成を有する絶縁層を付加容量ＣS を構成する誘電体層２
３として構成し、これの上にゲート電極９の形成と同時
に第２の電極２２を形成し、両電極２１及び２２間に付
加容量ＣSを構成する。
【００１９】５３は、薄膜トランジスタＴＦＴ、付加容
量ＣS 等を覆って形成される例えばＰＳＧ（りんシリケ
ートガラス）よりなる層間絶縁層で、この絶縁層５３に
穿設したコンタクト窓５３Ｗ1 を通して半導体層４の薄
膜トランジスタＴＦＴの一方のＳ／Ｄ領域５に連接して
設けた低比抵抗のコンタクト領域１１すなわち高濃度Ｓ
／Ｄ領域に、図６で示したサンプルホールド回路６４に
接続するＡｌ層等よりなる信号線ＬS となる配線層５４
が、オーミックにコンタクトされる。
量ＣS 等を覆って形成される例えばＰＳＧ（りんシリケ
ートガラス）よりなる層間絶縁層で、この絶縁層５３に
穿設したコンタクト窓５３Ｗ1 を通して半導体層４の薄
膜トランジスタＴＦＴの一方のＳ／Ｄ領域５に連接して
設けた低比抵抗のコンタクト領域１１すなわち高濃度Ｓ
／Ｄ領域に、図６で示したサンプルホールド回路６４に
接続するＡｌ層等よりなる信号線ＬS となる配線層５４
が、オーミックにコンタクトされる。
【００２０】そして、更にこれの上に前述したと同様の
層間絶縁層５３が形成され、また、薄膜トランジスタＴ
ＦＴの半導体層４の他方のＳ／Ｄ領域６に隣接して低比
抵抗コンタクト領域１０すなわち高濃度Ｓ／Ｄ領域が形
成され、この領域１０に層間絶縁層５３に穿設したコン
タクト窓５３Ｗ2 を通じて各液晶画素毎に設けられた液
晶画素電極５１がオーミックにコンタクトされる。
層間絶縁層５３が形成され、また、薄膜トランジスタＴ
ＦＴの半導体層４の他方のＳ／Ｄ領域６に隣接して低比
抵抗コンタクト領域１０すなわち高濃度Ｓ／Ｄ領域が形
成され、この領域１０に層間絶縁層５３に穿設したコン
タクト窓５３Ｗ2 を通じて各液晶画素毎に設けられた液
晶画素電極５１がオーミックにコンタクトされる。
【００２１】そして、特に本発明においては層間絶縁層
５３のコンタクト窓５３Ｗ2 を通じて薄膜トランジスタ
ＴＦＴのソース／ドレイン領域５に電気的にコンタクト
して配線層５４すなわち信号線ＬS を形成するに特にこ
れを第１の配線層Ｍ1 と第２の配線層Ｍ2 との２層構造
とする。
５３のコンタクト窓５３Ｗ2 を通じて薄膜トランジスタ
ＴＦＴのソース／ドレイン領域５に電気的にコンタクト
して配線層５４すなわち信号線ＬS を形成するに特にこ
れを第１の配線層Ｍ1 と第２の配線層Ｍ2 との２層構造
とする。
【００２２】この本発明製造方法の一例について図２及
び図３を参照して詳細に説明する。図２及び図３におい
て図１と対応する部分には同一符号を付して重複説明を
省略する。この場合、図２Ａに示すように層間絶縁層５
３に穿設したコンタクト窓５３Ｗ 1 を通じて半導体層４
の所定部にオーミックコンタクトするように、第１の導
電層８１を全面的にスパッタ、蒸着等によって形成す
る。この第１の導電層８１は、最終的に得る配線層５４
の厚さの例えば１／２の例えば厚さ０．３μｍのＳｉを
１％含むＡｌ金属層等によって形成し得る。
び図３を参照して詳細に説明する。図２及び図３におい
て図１と対応する部分には同一符号を付して重複説明を
省略する。この場合、図２Ａに示すように層間絶縁層５
３に穿設したコンタクト窓５３Ｗ 1 を通じて半導体層４
の所定部にオーミックコンタクトするように、第１の導
電層８１を全面的にスパッタ、蒸着等によって形成す
る。この第１の導電層８１は、最終的に得る配線層５４
の厚さの例えば１／２の例えば厚さ０．３μｍのＳｉを
１％含むＡｌ金属層等によって形成し得る。
【００２３】そして、この第１の導電層８１に最終的に
得る配線層５４即ち信号線ＬS のパターンに応じたパタ
ーンのエッチングレジスト９１を所定の線幅Ｗ1 例えば
２．０μｍ幅に形成する。すなわち、周知のようにフォ
トレジスト層を全面的に塗布し、これに露光現像を行っ
て所定のパターンのエッチングレジスト９１を形成す
る。
得る配線層５４即ち信号線ＬS のパターンに応じたパタ
ーンのエッチングレジスト９１を所定の線幅Ｗ1 例えば
２．０μｍ幅に形成する。すなわち、周知のようにフォ
トレジスト層を全面的に塗布し、これに露光現像を行っ
て所定のパターンのエッチングレジスト９１を形成す
る。
【００２４】図２Ｂに示すように、エッチングレジスト
９１をエッチングマスクとして第１の配線層８１に対し
てウエットエッチング例えばりん酸によるウエットエッ
チングを行って第１の配線層Ｍ1 を形成する。この場
合、第１の配線層Ｍ1 は、比較的薄い例えば０．３μｍ
程度の厚さに形成されていることから、この場合エッチ
ングレジスト９１の縁部下に入り込む面方向エッチング
いわゆるサイドエッチングを小とすることができ、この
ようにして得た第１の配線層Ｍ1 の幅ＷM1は、１．５μ
ｍとなった。
９１をエッチングマスクとして第１の配線層８１に対し
てウエットエッチング例えばりん酸によるウエットエッ
チングを行って第１の配線層Ｍ1 を形成する。この場
合、第１の配線層Ｍ1 は、比較的薄い例えば０．３μｍ
程度の厚さに形成されていることから、この場合エッチ
ングレジスト９１の縁部下に入り込む面方向エッチング
いわゆるサイドエッチングを小とすることができ、この
ようにして得た第１の配線層Ｍ1 の幅ＷM1は、１．５μ
ｍとなった。
【００２５】次に、図２Ｃに示すようにエッチングレジ
スト９１を除去し第１の配線層Ｍ1 を含んで全面的に第
２の導電層８２を蒸着、スパッタ等によって形成する。
この第２の導電層８２としては、例えば同様に例えば最
終的に得る配線層５４の厚さの１／２の厚さの０．３μ
ｍのＡｌあるいはＩＴＯ、または上述した第１の導電層
８１と同材料、即ちＳｉを例えば１％含むＡｌによって
形成し得る。
スト９１を除去し第１の配線層Ｍ1 を含んで全面的に第
２の導電層８２を蒸着、スパッタ等によって形成する。
この第２の導電層８２としては、例えば同様に例えば最
終的に得る配線層５４の厚さの１／２の厚さの０．３μ
ｍのＡｌあるいはＩＴＯ、または上述した第１の導電層
８１と同材料、即ちＳｉを例えば１％含むＡｌによって
形成し得る。
【００２６】次に、図３Ａに示すように、第２の導電層
８２上に最終的に得る配線層５４に応じたパターンのエ
ッチングレジスト９２を形成する。このエッチングレジ
スト９２は前述したエッチングレジスト９１と同様にフ
ォトレジストの塗布，露光，現像によって形成し得る。
この場合、このエッチングレジスト９２の幅Ｗ2 は第１
の配線層Ｍ1 の幅ＷM1より大なる幅の例えば２．５μｍ
に形成する。
８２上に最終的に得る配線層５４に応じたパターンのエ
ッチングレジスト９２を形成する。このエッチングレジ
スト９２は前述したエッチングレジスト９１と同様にフ
ォトレジストの塗布，露光，現像によって形成し得る。
この場合、このエッチングレジスト９２の幅Ｗ2 は第１
の配線層Ｍ1 の幅ＷM1より大なる幅の例えば２．５μｍ
に形成する。
【００２７】その後、この第２の導電層８２に対してエ
ッチングレジスト９２をエッチングマスクとしてウエッ
トエッチングによってエッチングを行って第２の配線層
Ｍ2 を形成する。この場合、第２の配線層Ｍ2 の幅は、
そのサイドエッチによってエッチングレジスト９２の幅
Ｗ2 より小の幅ＷM2になるが、例えばこのエッチングレ
ジスト９２の幅Ｗ2 が２．５μｍである場合、２．０μ
ｍ程度の幅に抑えることができる。
ッチングレジスト９２をエッチングマスクとしてウエッ
トエッチングによってエッチングを行って第２の配線層
Ｍ2 を形成する。この場合、第２の配線層Ｍ2 の幅は、
そのサイドエッチによってエッチングレジスト９２の幅
Ｗ2 より小の幅ＷM2になるが、例えばこのエッチングレ
ジスト９２の幅Ｗ2 が２．５μｍである場合、２．０μ
ｍ程度の幅に抑えることができる。
【００２８】このように本発明によれば、配線層５４
を、第１の配線層Ｍ1をパターン化して形成して後、第
２の配線層Ｍ2 をパターン化して形成することによって
第１及び第２の配線層Ｍ1 及びＭ2 を構成する第１及び
第２の導電層８１及び８２は、それぞれ最終的に得る配
線層５４の厚さの例えば半分で良いことから、そのサイ
ドエッチが少ない確実なパターンエッチングを行うこと
ができ、したがって最終的に得る配線層５４の幅、即ち
信号線ＬS を所定の幅のパターンに形成することができ
ると共に、このように厚さの小なる第１及び第２の導電
層８１及び８２に対するパターンエッチングであれば、
配線層５４の形成面が例えば図示の例のように層間絶縁
層５３のコンタクト窓５３Ｗ1 の周辺における段差等の
段差が存在する場合においても確実に配線層のパターン
化を行うことができる。
を、第１の配線層Ｍ1をパターン化して形成して後、第
２の配線層Ｍ2 をパターン化して形成することによって
第１及び第２の配線層Ｍ1 及びＭ2 を構成する第１及び
第２の導電層８１及び８２は、それぞれ最終的に得る配
線層５４の厚さの例えば半分で良いことから、そのサイ
ドエッチが少ない確実なパターンエッチングを行うこと
ができ、したがって最終的に得る配線層５４の幅、即ち
信号線ＬS を所定の幅のパターンに形成することができ
ると共に、このように厚さの小なる第１及び第２の導電
層８１及び８２に対するパターンエッチングであれば、
配線層５４の形成面が例えば図示の例のように層間絶縁
層５３のコンタクト窓５３Ｗ1 の周辺における段差等の
段差が存在する場合においても確実に配線層のパターン
化を行うことができる。
【００２９】尚、上述した例においては、本発明をアク
ティブマトリクス型液晶表示装置の信号線ＬS となる配
線層５４についてを説明した場合であるが、液晶表示装
置における他の配線層の形成に本発明を適用することが
できる。
ティブマトリクス型液晶表示装置の信号線ＬS となる配
線層５４についてを説明した場合であるが、液晶表示装
置における他の配線層の形成に本発明を適用することが
できる。
【００３０】また、上述した例においては配線層５４
を、第１及び第２の配線層Ｍ1 及びＭ 2 の２層構造とし
た場合であるが、２層以上の構成すなわち図２及び図３
で説明した工程をさらに繰り返し行うことによって３層
以上の配線層の積層構造を採るようにすることもでき
る。
を、第１及び第２の配線層Ｍ1 及びＭ 2 の２層構造とし
た場合であるが、２層以上の構成すなわち図２及び図３
で説明した工程をさらに繰り返し行うことによって３層
以上の配線層の積層構造を採るようにすることもでき
る。
【００３１】
【発明の効果】上述したように本発明によれば、液晶表
示装置における配線層５４を、それぞれ順次エッチング
して形成した第１及び第２以上の配線層Ｍ1、Ｍ2 ……
の積層構造としたことによって配線層５４を確実に高信
頼性をもって形成することができ、歩留りの向上と信頼
性の向上をはかることができる。
示装置における配線層５４を、それぞれ順次エッチング
して形成した第１及び第２以上の配線層Ｍ1、Ｍ2 ……
の積層構造としたことによって配線層５４を確実に高信
頼性をもって形成することができ、歩留りの向上と信頼
性の向上をはかることができる。
【図１】本発明製造方法によって得た液晶表示装置の一
例の略線的断面図である。
例の略線的断面図である。
【図２】本発明の製造方法の一例の一部の工程図であ
る。
る。
【図３】本発明製法の一例の一部の製造工程図である。
【図４】液晶表示装置の構成図である。
４ 半導体層 ８１ 第１の導電層 ８２ 第２の導電層 ９１ エッチングレジスト ９２ エッチングレジスト Ｍ1 第１の配線層 Ｍ2 第２の配線層 ５４ 配線層 ＬS 信号線
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/12 Ａ 8728−4Ｍ 29/784
Claims (1)
- 【特許請求の範囲】 【請求項１】 液晶表示装置の液晶画素における薄膜ト
ランジスタに接続される配線層の形成に当り、 第１の導電層を全面的に形成する工程と、 上記第１の導電層上に所定のパターンのエッチングレジ
ストを形成する工程と、 このパターン化されたエッチングレジストをマスクとし
て上記第１の導電層をウエットエッチングして第１の配
線層を形成する工程と、 該第１の配線層上に第２の導電層を全面的に形成する工
程と、 該第１の導電層上に所定のパターンのエッチングレジス
トを形成する工程と、 該パターン化されたエッチングレジストをマスクとして
上記第２の導電層をウエットエッチングして第２の配線
層を形成する工程とを採って、 上記第１及び第２の配線層の積層構造による配線層を形
成することを特徴とする液晶表示装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18668491A JPH0534708A (ja) | 1991-07-25 | 1991-07-25 | 液晶表示装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18668491A JPH0534708A (ja) | 1991-07-25 | 1991-07-25 | 液晶表示装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0534708A true JPH0534708A (ja) | 1993-02-12 |
Family
ID=16192833
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18668491A Pending JPH0534708A (ja) | 1991-07-25 | 1991-07-25 | 液晶表示装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0534708A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7755558B2 (en) | 2002-03-05 | 2010-07-13 | Denso Corporation | Antenna coil |
| US9997533B2 (en) | 2015-10-06 | 2018-06-12 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
-
1991
- 1991-07-25 JP JP18668491A patent/JPH0534708A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7755558B2 (en) | 2002-03-05 | 2010-07-13 | Denso Corporation | Antenna coil |
| US9997533B2 (en) | 2015-10-06 | 2018-06-12 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
| US10312255B2 (en) | 2015-10-06 | 2019-06-04 | Toshiba Memory Corporation | Semiconductor device and method for manufacturing same |
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