JPH05347353A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH05347353A JPH05347353A JP4153763A JP15376392A JPH05347353A JP H05347353 A JPH05347353 A JP H05347353A JP 4153763 A JP4153763 A JP 4153763A JP 15376392 A JP15376392 A JP 15376392A JP H05347353 A JPH05347353 A JP H05347353A
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- Element Separation (AREA)
Abstract
(57)【要約】
【目的】ポリシリコンが充填された分離溝とエピ領域と
を有する半導体装置の製造方法において、分離溝中のポ
リシリコンに含まれる巣を低減する。 【構成】エピタキシャル成長時の温度よりも低温条件で
ポリシリコン堆積を行って分離溝をまず埋め、その後、
エピタキシャル成長を行って第２半導体領域を形成し、
その後、上記ポリシリコン堆積及びエピタキシャル成長
時に生じる不要なシリコンを除去して表面部を平坦とし
ている。このようにすれば、エピタキシャル成長領域す
なわち第２半導体領域の電気特性を劣化させることなく
分離溝中の巣を低減することができ、また別工程で行わ
れる上記分離溝充填工程及びエピタキシャル成長工程で
形成される不要シリコンを最後に除去しているので、工
程短縮もできる。
を有する半導体装置の製造方法において、分離溝中のポ
リシリコンに含まれる巣を低減する。 【構成】エピタキシャル成長時の温度よりも低温条件で
ポリシリコン堆積を行って分離溝をまず埋め、その後、
エピタキシャル成長を行って第２半導体領域を形成し、
その後、上記ポリシリコン堆積及びエピタキシャル成長
時に生じる不要なシリコンを除去して表面部を平坦とし
ている。このようにすれば、エピタキシャル成長領域す
なわち第２半導体領域の電気特性を劣化させることなく
分離溝中の巣を低減することができ、また別工程で行わ
れる上記分離溝充填工程及びエピタキシャル成長工程で
形成される不要シリコンを最後に除去しているので、工
程短縮もできる。
Description
【０００１】
【産業上の利用分野】本発明は、誘電体分離構造の半導
体装置の製造方法に関する。
体装置の製造方法に関する。
【０００２】
【従来の技術】特開昭６３ー５８８１７号公報は、半導
体基板表面に形成された基板絶縁膜上に溝絶縁膜付きの
分離溝により互いに分離された複数の第１半導体領域を
形成し、基板絶縁膜の開口部上にエピタキシャル成長に
より基板導通可能な第２半導体領域を形成すると同時に
分離溝をポリシリコンで埋めて、誘電体分離構造の半導
体装置を作製している。
体基板表面に形成された基板絶縁膜上に溝絶縁膜付きの
分離溝により互いに分離された複数の第１半導体領域を
形成し、基板絶縁膜の開口部上にエピタキシャル成長に
より基板導通可能な第２半導体領域を形成すると同時に
分離溝をポリシリコンで埋めて、誘電体分離構造の半導
体装置を作製している。
【０００３】この種の半導体装置は、第２半導体領域に
パワー素子を有し、第１半導体領域に高耐圧の集積回路
を有するインテリジェントパワー素子に好適である。
パワー素子を有し、第１半導体領域に高耐圧の集積回路
を有するインテリジェントパワー素子に好適である。
【０００４】
【発明が解決しようとする課題】しかしながら、上記公
報に開示される方法でこの種の誘電体分離構造の半導体
装置を製造する場合、エピタキシャル成長に適した高温
環境で分離溝にポリシリコンを充填することになるため
に、分離溝中のポリシリコン中に巣が生じる場合があっ
た。このような巣が生じると、製造工程中の凹部が露出
し例えば配線の段切れ、凹部でのゴミ等の残査により信
頼性の低下という問題が生じる。なお、エピタキシャル
成長・ポリシリコン充填の途中で何回もアニールを行っ
て巣を低減することも可能であるが、工程が複雑とな
り、エピ領域の特性も劣化する虞れがある。エピタキシ
ャル成長温度を低減するとエピ領域の特性が劣化してし
まう。
報に開示される方法でこの種の誘電体分離構造の半導体
装置を製造する場合、エピタキシャル成長に適した高温
環境で分離溝にポリシリコンを充填することになるため
に、分離溝中のポリシリコン中に巣が生じる場合があっ
た。このような巣が生じると、製造工程中の凹部が露出
し例えば配線の段切れ、凹部でのゴミ等の残査により信
頼性の低下という問題が生じる。なお、エピタキシャル
成長・ポリシリコン充填の途中で何回もアニールを行っ
て巣を低減することも可能であるが、工程が複雑とな
り、エピ領域の特性も劣化する虞れがある。エピタキシ
ャル成長温度を低減するとエピ領域の特性が劣化してし
まう。
【０００５】特に、上記問題は微細化を図る場合に重大
となった。これは高温条件では大粒径のポリシリコンが
形成されるので、微細化により分離溝幅が縮小するとま
すます分離溝内のポリシリコンに巣が生じ易くなる。本
発明は上記問題点に鑑みなされたものであり、ポリシリ
コンが充填された分離溝とエピ領域とを有する半導体装
置の製造方法において、分離溝中のポリシリコンに含ま
れる巣を低減することを、その目的としている。
となった。これは高温条件では大粒径のポリシリコンが
形成されるので、微細化により分離溝幅が縮小するとま
すます分離溝内のポリシリコンに巣が生じ易くなる。本
発明は上記問題点に鑑みなされたものであり、ポリシリ
コンが充填された分離溝とエピ領域とを有する半導体装
置の製造方法において、分離溝中のポリシリコンに含ま
れる巣を低減することを、その目的としている。
【０００６】
【課題を解決するための手段】本発明の半導体装置の製
造方法は、半導体基板表面に形成された基板絶縁膜上に
溝絶縁膜付きの分離溝により互いに分離された複数の第
１半導体領域を形成する第１工程と、前記基板絶縁膜の
開口部上にエピタキシャル成長により基板導通可能な第
２半導体領域を形成するとともに前記分離溝をポリシリ
コンで埋める第２工程とを有する半導体装置の製造方法
において、前記第２工程は、前記エピタキシャル成長時
の温度よりも低温で前記分離溝を埋める分離溝充填工程
と、前記分離溝充填工程後に実施され第２半導体領域を
形成するエピタキシャル成長工程と、前記エピタキシャ
ル成長工程後に実施され表面部を平坦化する平坦化工程
とを有することを特徴としている。
造方法は、半導体基板表面に形成された基板絶縁膜上に
溝絶縁膜付きの分離溝により互いに分離された複数の第
１半導体領域を形成する第１工程と、前記基板絶縁膜の
開口部上にエピタキシャル成長により基板導通可能な第
２半導体領域を形成するとともに前記分離溝をポリシリ
コンで埋める第２工程とを有する半導体装置の製造方法
において、前記第２工程は、前記エピタキシャル成長時
の温度よりも低温で前記分離溝を埋める分離溝充填工程
と、前記分離溝充填工程後に実施され第２半導体領域を
形成するエピタキシャル成長工程と、前記エピタキシャ
ル成長工程後に実施され表面部を平坦化する平坦化工程
とを有することを特徴としている。
【０００７】なお、分離溝に埋設されるポリシリコンは
アモルファスシリコンを随伴することもできる。
アモルファスシリコンを随伴することもできる。
【０００８】
【発明の効果】以上説明したように本発明の半導体装置
の製造方法は、エピタキシャル成長時の温度よりも低温
条件でポリシリコン堆積を行って分離溝をまず埋め、そ
の後、エピタキシャル成長を行って第２半導体領域を形
成し、その後、上記ポリシリコン堆積及びエピタキシャ
ル成長時に生じる不要なシリコンを除去して表面部を平
坦としている。
の製造方法は、エピタキシャル成長時の温度よりも低温
条件でポリシリコン堆積を行って分離溝をまず埋め、そ
の後、エピタキシャル成長を行って第２半導体領域を形
成し、その後、上記ポリシリコン堆積及びエピタキシャ
ル成長時に生じる不要なシリコンを除去して表面部を平
坦としている。
【０００９】このようにすれば、エピタキシャル成長領
域すなわち第２半導体領域の電気特性を劣化させること
なく分離溝中の巣を低減することができ、また別工程で
行われる上記分離溝充填工程及びエピタキシャル成長工
程で形成される不要シリコンを最後に除去しているの
で、工程短縮もできる。
域すなわち第２半導体領域の電気特性を劣化させること
なく分離溝中の巣を低減することができ、また別工程で
行われる上記分離溝充填工程及びエピタキシャル成長工
程で形成される不要シリコンを最後に除去しているの
で、工程短縮もできる。
【００１０】
【実施例】（実施例１）以下、本発明の一実施例を示す
断面図を図１に示す。この半導体装置において、１はＮ
+ シリコン基板（半導体基板）、２はシリコン酸化膜
（基板絶縁膜）、３、４は第１半導体領域、５は第１半
導体領域３、４を分離する分離溝、６は分離溝５の表面
に形成されたシリコン酸化膜（溝絶縁膜）、７は分離溝
６に充填されたポリシリコン、８はＮ- エピ領域からな
る第２半導体領域、Ｇはゲート絶縁膜（図示せず）上の
ゲート電極である。第１半導体領域３にはＰＭＯＳトラ
ンジスタが形成されており、第１半導体領域４にはＮＰ
Ｎバイポーラトランジスタが形成されており、第２半導
体領域８には縦型チャンネルパワーＭＯＳトランジスタ
が形成されている。なお、上記素子に関してはフィール
ド絶縁膜、配線等は省略してある。
断面図を図１に示す。この半導体装置において、１はＮ
+ シリコン基板（半導体基板）、２はシリコン酸化膜
（基板絶縁膜）、３、４は第１半導体領域、５は第１半
導体領域３、４を分離する分離溝、６は分離溝５の表面
に形成されたシリコン酸化膜（溝絶縁膜）、７は分離溝
６に充填されたポリシリコン、８はＮ- エピ領域からな
る第２半導体領域、Ｇはゲート絶縁膜（図示せず）上の
ゲート電極である。第１半導体領域３にはＰＭＯＳトラ
ンジスタが形成されており、第１半導体領域４にはＮＰ
Ｎバイポーラトランジスタが形成されており、第２半導
体領域８には縦型チャンネルパワーＭＯＳトランジスタ
が形成されている。なお、上記素子に関してはフィール
ド絶縁膜、配線等は省略してある。
【００１１】以下、上記装置の製造工程を図１から図５
を参照して詳述する。まず図２に示すように、Ｎ+ 拡散
層９１を形成した比抵抗１〜２０Ω・ｃｍのＮ- 型（１
００）単結晶シリコン基板９２を用意し、その表面に熱
酸化シリコン酸化膜２を０．１〜２μｍの厚さに形成し
た。また、Ａｓなどの不純物を高濃度に含んだＮ+ 型
（１００）単結晶シリコン基板１をＨ2 ０2 −Ｈ2 ＳＯ
4 混合液中で加熱し、親水性処理を行い、室温でこれら
基板９２、１を合わせ、摂氏６００〜１０００度で３０
分〜２時間熱処理し、接合させた。
を参照して詳述する。まず図２に示すように、Ｎ+ 拡散
層９１を形成した比抵抗１〜２０Ω・ｃｍのＮ- 型（１
００）単結晶シリコン基板９２を用意し、その表面に熱
酸化シリコン酸化膜２を０．１〜２μｍの厚さに形成し
た。また、Ａｓなどの不純物を高濃度に含んだＮ+ 型
（１００）単結晶シリコン基板１をＨ2 ０2 −Ｈ2 ＳＯ
4 混合液中で加熱し、親水性処理を行い、室温でこれら
基板９２、１を合わせ、摂氏６００〜１０００度で３０
分〜２時間熱処理し、接合させた。
【００１２】つづいて所定の厚さ（例えば、０．５〜３
０μｍ、本実施例では５μｍ）に基板９２を鏡面研磨し
てＳＯＩ基板を作製し、このＳＯＩ基板の表面に酸化膜
（図示せず）を形成し、通常のホトリソ工程により所定
のマスクパタンを形成し、ドライエッチングによりシリ
コン酸化膜２に達するトレンチ領域５、５０を形成し
た。トレンチ領域５は本発明でいう分離溝であり、トレ
ンチ領域５０はパワー素子のためのエピ成長領域である
（図３参照）。このトレンチにより互いに空間分離され
た単結晶の第１半導体領域３、４が形成される。
０μｍ、本実施例では５μｍ）に基板９２を鏡面研磨し
てＳＯＩ基板を作製し、このＳＯＩ基板の表面に酸化膜
（図示せず）を形成し、通常のホトリソ工程により所定
のマスクパタンを形成し、ドライエッチングによりシリ
コン酸化膜２に達するトレンチ領域５、５０を形成し
た。トレンチ領域５は本発明でいう分離溝であり、トレ
ンチ領域５０はパワー素子のためのエピ成長領域である
（図３参照）。このトレンチにより互いに空間分離され
た単結晶の第１半導体領域３、４が形成される。
【００１３】つづいて図４に示すように、熱酸化により
シリコン酸化膜６を０．１〜１μｍ形成し、各第１半導
体領域３、４の上面及び側面を絶縁保護する。側面のシ
リコン酸化膜６は本発明でいう溝絶縁膜となっている。
つづいてトレンチ領域５０のシリコン酸化膜２を除去し
て窓部５１を形成し、シリコン基板１を露出した。つづ
いて図５に示すように、第１のデポジション工程（本発
明でいう分離溝充填工程）を実施し、露出したシリコン
基板１の表面に単結晶のＮ- エピタキシャル領域を成長
させ、同時にシリコン酸化膜６表面にポリシリコン層７
１を堆積させる。この実施例では、トレンチ領域５の埋
設が完了するまでこの第１のデポジション工程を実施す
る。
シリコン酸化膜６を０．１〜１μｍ形成し、各第１半導
体領域３、４の上面及び側面を絶縁保護する。側面のシ
リコン酸化膜６は本発明でいう溝絶縁膜となっている。
つづいてトレンチ領域５０のシリコン酸化膜２を除去し
て窓部５１を形成し、シリコン基板１を露出した。つづ
いて図５に示すように、第１のデポジション工程（本発
明でいう分離溝充填工程）を実施し、露出したシリコン
基板１の表面に単結晶のＮ- エピタキシャル領域を成長
させ、同時にシリコン酸化膜６表面にポリシリコン層７
１を堆積させる。この実施例では、トレンチ領域５の埋
設が完了するまでこの第１のデポジション工程を実施す
る。
【００１４】ここで重要なことは、トレンチ領域５中の
ポリシリコン層７１に巣が生じるのを防ぐために、第２
半導体領域８中の結晶欠陥などによる特性劣化の許容範
囲でできだけ炉内温度を低下することである。この実施
例では、第１のデポジション工程は減圧状態で摂氏６０
０〜１０５０度（好適には摂氏９５０度）で実施され
る。なお、デポジションの途中でアニールを行うことは
当然可能である。
ポリシリコン層７１に巣が生じるのを防ぐために、第２
半導体領域８中の結晶欠陥などによる特性劣化の許容範
囲でできだけ炉内温度を低下することである。この実施
例では、第１のデポジション工程は減圧状態で摂氏６０
０〜１０５０度（好適には摂氏９５０度）で実施され
る。なお、デポジションの途中でアニールを行うことは
当然可能である。
【００１５】このようにすれば小粒径のポリシリコンが
析出するので、トレンチ領域５の幅が２μｍ以下、トレ
ンチ深さが５μｍ以上であっても、巣の発生を防止する
ことができる。つづいて第２のデポジション工程（本発
明でいうエピタキシャル成長工程）を実施し、トレンチ
領域５０のエピタキシャル領域８１の上に更に単結晶の
Ｎ- エピタキシャル領域８２を成長させ、エピタキシャ
ル領域８１、８２により第２半導体領域８を形成する。
第２のデポジション工程は、エピタキシャル領域８２の
表面が第１半導体領域３、４上のシリコン酸化膜６より
も高位置となるまで行う。このようにするとポリシリコ
ン層７１上にポリシリコン層７２が形成される。
析出するので、トレンチ領域５の幅が２μｍ以下、トレ
ンチ深さが５μｍ以上であっても、巣の発生を防止する
ことができる。つづいて第２のデポジション工程（本発
明でいうエピタキシャル成長工程）を実施し、トレンチ
領域５０のエピタキシャル領域８１の上に更に単結晶の
Ｎ- エピタキシャル領域８２を成長させ、エピタキシャ
ル領域８１、８２により第２半導体領域８を形成する。
第２のデポジション工程は、エピタキシャル領域８２の
表面が第１半導体領域３、４上のシリコン酸化膜６より
も高位置となるまで行う。このようにするとポリシリコ
ン層７１上にポリシリコン層７２が形成される。
【００１６】ここで重要なことは、エピタキシャル領域
８２の電気特性を向上させるために、第２のデポジショ
ン工程を摂氏１０５０〜１２００度の高温（ここでは摂
氏１１５０度）で行うことである。このようにすること
により、後でエミッタ、ベース、チャンネルなどが形成
される第２半導体領域８の表面部の電気特性の劣化が防
止される。また、トレンチ領域５の内でやや広い幅をも
つもので上記第１のデポジション工程では埋め切れなか
ったもの（図示せず）にも、完全にポリシリコン充填が
完了する。
８２の電気特性を向上させるために、第２のデポジショ
ン工程を摂氏１０５０〜１２００度の高温（ここでは摂
氏１１５０度）で行うことである。このようにすること
により、後でエミッタ、ベース、チャンネルなどが形成
される第２半導体領域８の表面部の電気特性の劣化が防
止される。また、トレンチ領域５の内でやや広い幅をも
つもので上記第１のデポジション工程では埋め切れなか
ったもの（図示せず）にも、完全にポリシリコン充填が
完了する。
【００１７】つづいて図１に示すように、シリコン酸化
膜６をストッパとして選択研磨により表面を平滑にした
（本発明でいう平坦化工程）。つづいて通常のＩＣ製造
プロセスにより第２半導体領域８には縦型チャンネルパ
ワーＭＯＳＴを作製し、第１半導体領域３にはＮＭＯＳ
Ｔ（図示せず）、ＰＭＯＳＴを作製し、第１半導体領域
４にはバイポーラトランジスタを作製した。
膜６をストッパとして選択研磨により表面を平滑にした
（本発明でいう平坦化工程）。つづいて通常のＩＣ製造
プロセスにより第２半導体領域８には縦型チャンネルパ
ワーＭＯＳＴを作製し、第１半導体領域３にはＮＭＯＳ
Ｔ（図示せず）、ＰＭＯＳＴを作製し、第１半導体領域
４にはバイポーラトランジスタを作製した。
【００１８】なお本実施例において窓部５１を形成する
時、第１半導体領域３、４上面のシリコン酸化膜６を選
択除去することもできる。また、上記第１、第２のデポ
ジション工程に際し、レーザー照射による光エピタキシ
ャル成長を採用すれば、基板温度の低下と結晶品質の向
上を図ることができる。更に、第１のデポジション工程
で超高真空中で低温エピタキシャル成長（６００〜８０
０℃）することにより結晶品質を向上することができ
る。 （実施例２）他の実施例の製造工程を図６〜図１１に示
す。
時、第１半導体領域３、４上面のシリコン酸化膜６を選
択除去することもできる。また、上記第１、第２のデポ
ジション工程に際し、レーザー照射による光エピタキシ
ャル成長を採用すれば、基板温度の低下と結晶品質の向
上を図ることができる。更に、第１のデポジション工程
で超高真空中で低温エピタキシャル成長（６００〜８０
０℃）することにより結晶品質を向上することができ
る。 （実施例２）他の実施例の製造工程を図６〜図１１に示
す。
【００１９】この実施例の装置は図１に示す実施例１の
装置と同一構造をもつ。まず実施例１と同じ工程で図３
に示す半製品を形成し、この上に上記した第１のデポジ
ション工程を行う。なお、この場合にはトレンチ領域５
０のシリコン酸化膜２は開口されていないのでトレンチ
領域５０にもポリシリコン層７１が形成される。したが
って、この第１のデポジション工程はエピタキシャル成
長温度に規制されることなく、ポリシリコン層７１の小
粒径化のための最適な炉内温度（ここでは摂氏６５０
度）を選択でき、これにより、トレンチ領域５に巣のな
いポリシリコン層７１が充填される。また、この時ポリ
シリコン層７１にリン等の不純物を導入すれば抵抗化、
ゲッタリングを確実におこなう事ができる。
装置と同一構造をもつ。まず実施例１と同じ工程で図３
に示す半製品を形成し、この上に上記した第１のデポジ
ション工程を行う。なお、この場合にはトレンチ領域５
０のシリコン酸化膜２は開口されていないのでトレンチ
領域５０にもポリシリコン層７１が形成される。したが
って、この第１のデポジション工程はエピタキシャル成
長温度に規制されることなく、ポリシリコン層７１の小
粒径化のための最適な炉内温度（ここでは摂氏６５０
度）を選択でき、これにより、トレンチ領域５に巣のな
いポリシリコン層７１が充填される。また、この時ポリ
シリコン層７１にリン等の不純物を導入すれば抵抗化、
ゲッタリングを確実におこなう事ができる。
【００２０】つづいてホトリソ工程によりトレンチ領域
５０を選択エッチングして窓部５２を形成する。ここで
は、トレンチ領域５０のポリシリコン層７１はドライエ
ッチングで、その下のシリコン酸化膜２はウェットエッ
チングで除去し、単結晶のシリコン基板１を露出させ
た。つぎに上記した第２のデポジション工程を実施し、
トレンチ領域５０に第２半導体領域を構成する単結晶の
Ｎ- エピタキシャル領域８３を形成した。この時、ポリ
シリコン層７１上にはポリシリコン層７２が堆積する。
５０を選択エッチングして窓部５２を形成する。ここで
は、トレンチ領域５０のポリシリコン層７１はドライエ
ッチングで、その下のシリコン酸化膜２はウェットエッ
チングで除去し、単結晶のシリコン基板１を露出させ
た。つぎに上記した第２のデポジション工程を実施し、
トレンチ領域５０に第２半導体領域を構成する単結晶の
Ｎ- エピタキシャル領域８３を形成した。この時、ポリ
シリコン層７１上にはポリシリコン層７２が堆積する。
【００２１】つづいて実施例１と同様にシリコン酸化膜
６をストッパとして選択研磨をおこない表面を平坦に
し、工程の要部を完了した。
６をストッパとして選択研磨をおこない表面を平坦に
し、工程の要部を完了した。
【図１】本発明の製造方法を適用した半導体装置の断面
図、
図、
【図２】実施例１の工程を示す断面図、
【図３】実施例１の工程を示す断面図、
【図４】実施例１の工程を示す断面図、
【図５】実施例１の工程を示す断面図、
【図６】実施例２の工程を示す断面図、
【図７】実施例２の工程を示す断面図、
【図８】実施例２の工程を示す断面図、
１はＮ+ シリコン基板（半導体基板）、２はシリコン酸
化膜（基板絶縁膜）、３、４は第１半導体領域、５．５
０はトレンチ領域（分離溝）、６はシリコン酸化膜
（溝絶縁膜）、７はポリシリコン、８は第２半導体領
域、
化膜（基板絶縁膜）、３、４は第１半導体領域、５．５
０はトレンチ領域（分離溝）、６はシリコン酸化膜
（溝絶縁膜）、７はポリシリコン、８は第２半導体領
域、
Claims (1)
- 【請求項１】半導体基板表面に形成された基板絶縁膜上
に溝絶縁膜付きの分離溝により互いに分離された複数の
第１半導体領域を形成する第１工程と、前記基板絶縁膜
の開口部上にエピタキシャル成長により基板導通可能な
第２半導体領域を形成するとともに前記分離溝をポリシ
リコンで埋める第２工程とを有する半導体装置の製造方
法において、 前記第２工程は、前記エピタキシャル成長時の温度より
も低温で前記分離溝を埋める分離溝充填工程と、前記分
離溝充填工程後に実施され第２半導体領域を形成するエ
ピタキシャル成長工程と、前記エピタキシャル成長工程
後に実施され表面部を平坦化する平坦化工程とを有する
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15376392A JP3189387B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15376392A JP3189387B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05347353A true JPH05347353A (ja) | 1993-12-27 |
| JP3189387B2 JP3189387B2 (ja) | 2001-07-16 |
Family
ID=15569603
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15376392A Expired - Fee Related JP3189387B2 (ja) | 1992-06-12 | 1992-06-12 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3189387B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735580A1 (en) * | 1995-03-31 | 1996-10-02 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for realizing trench isolation structures |
| JP2007227601A (ja) * | 2006-02-23 | 2007-09-06 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
-
1992
- 1992-06-12 JP JP15376392A patent/JP3189387B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0735580A1 (en) * | 1995-03-31 | 1996-10-02 | Co.Ri.M.Me. Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for realizing trench isolation structures |
| US6001705A (en) * | 1995-03-31 | 1999-12-14 | Consorzio Per La Ricerca Sulla Microelettronica Nel Mezzogiorno | Process for realizing trench structures |
| US6362072B1 (en) | 1995-03-31 | 2002-03-26 | Stmicroelectronics S.R.L. | Process for realizing trench structures |
| JP2007227601A (ja) * | 2006-02-23 | 2007-09-06 | Seiko Epson Corp | 半導体装置および半導体装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3189387B2 (ja) | 2001-07-16 |
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