JPH0290651A - 半導体集積回路 - Google Patents
半導体集積回路Info
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- JPH0290651A JPH0290651A JP63245053A JP24505388A JPH0290651A JP H0290651 A JPH0290651 A JP H0290651A JP 63245053 A JP63245053 A JP 63245053A JP 24505388 A JP24505388 A JP 24505388A JP H0290651 A JPH0290651 A JP H0290651A
- Authority
- JP
- Japan
- Prior art keywords
- wiring
- power supply
- wirings
- unit basic
- basic cell
- Prior art date
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W20/00—Interconnections in chips, wafers or substrates
- H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
- H10W20/41—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes characterised by their conductive parts
- H10W20/427—Power or ground buses
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に関し、特に大電源電流を消費
するＥＣＬ（エミッタ・カップルド・ロジック）ゲート
アレイ型半導体集積回路の電源配線に関する。
するＥＣＬ（エミッタ・カップルド・ロジック）ゲート
アレイ型半導体集積回路の電源配線に関する。
従来、比較的電源電流の多いＥＣＬゲートアレイ等にお
いては、ＬＳＩチップ上の電源用のパッドに接続する電
源配線を電位降下が少なくなる工夫を施し、ＬＩＳチッ
プ内部に規則的に配列された単位基本セル各々の上を通
過させ、そこから、各単位基本セルへ電源供給をしてい
る。
いては、ＬＳＩチップ上の電源用のパッドに接続する電
源配線を電位降下が少なくなる工夫を施し、ＬＩＳチッ
プ内部に規則的に配列された単位基本セル各々の上を通
過させ、そこから、各単位基本セルへ電源供給をしてい
る。
従来のＬＳＩチップにおける電源配線布設構造を第５図
に従って説明する。第５図はＥＣＬゲートアレイの場合
の例である。
に従って説明する。第５図はＥＣＬゲートアレイの場合
の例である。
ＬＳＩチップ３Ａ上に単位基本セル３Ｂをマトリクス状
に配置するものがＥＣＬゲートアレイにおいて一般的な
ものである。ＬＳＩチップ３Ａの周辺にはパッド３Ｃが
複数個配置されている。
に配置するものがＥＣＬゲートアレイにおいて一般的な
ものである。ＬＳＩチップ３Ａの周辺にはパッド３Ｃが
複数個配置されている。
ＥＣＬゲートアレイはその論理振幅が小さく、論理レベ
ルの絶対値は高電位側電源のレベルを基準に決定され、
要求される精度も厳しいため、高電位側の電源配線は最
も電位降下が少なくなる構成を選択している。第５図に
おいては、電源配線３Ｄが高電位側の電源配線であり、
配線の膜厚が最も厚い最上層配線のみを経由してパッド
から直接、ＬＳＩチップ上の単位基本セル３Ｂ各々の上
を通過させている。また、低電位側の電源配線において
は高電位側電源よりも要求される絶対精度は厳しくない
ため、前記高電位側の電源配線と交叉する部分は下層の
配線層を使用し、各単位°基本セル３Ｂへの供給電位の
相対値ばらつきは低減させる必要があるため、各単位基
本セル３Ｂへの電源配線は高電位側の電源配線と同様、
最上層配線により布設し、単位基本セル３Ｂ各々の上を
通過させている。第５図において電源配線３Ｅ。
ルの絶対値は高電位側電源のレベルを基準に決定され、
要求される精度も厳しいため、高電位側の電源配線は最
も電位降下が少なくなる構成を選択している。第５図に
おいては、電源配線３Ｄが高電位側の電源配線であり、
配線の膜厚が最も厚い最上層配線のみを経由してパッド
から直接、ＬＳＩチップ上の単位基本セル３Ｂ各々の上
を通過させている。また、低電位側の電源配線において
は高電位側電源よりも要求される絶対精度は厳しくない
ため、前記高電位側の電源配線と交叉する部分は下層の
配線層を使用し、各単位°基本セル３Ｂへの供給電位の
相対値ばらつきは低減させる必要があるため、各単位基
本セル３Ｂへの電源配線は高電位側の電源配線と同様、
最上層配線により布設し、単位基本セル３Ｂ各々の上を
通過させている。第５図において電源配線３Ｅ。
３Ｆ、３Ｇ、３Ｈ，３Ｉ、３Ｊ、３に、３Ｌ。
３Ｍ、３Ｎ、３０が低電位側の電源配線である。
第５図の場合、各単位基本セル３Ｂの中央部を高電位側
の電源配線が通過し、各単位基本セル３Ｂの両端部を低
電位側の電源配線が通過しており、どの単位基本セル３
Ｂにおいても高、俄雨電位の電源供給が、少ない電位降
下において可能な構成となっている。
の電源配線が通過し、各単位基本セル３Ｂの両端部を低
電位側の電源配線が通過しており、どの単位基本セル３
Ｂにおいても高、俄雨電位の電源供給が、少ない電位降
下において可能な構成となっている。
従来の単位基本セル３Ｂの配置ピッチがＸ２３００８ｍ
、Ｙ＝２００μｍの場合の単位基本セル３Ｂの配置領域
端部と中央部間の電位降下量を大雑把に計算する。便宜
上、高電位側の電源配線のみについて説明する。最上層
配線の膜厚は約３μｍとし、配線層抵抗値を０．０１０
７口とする。配線幅を５０μｍとし、各単位基本セル３
Ｂの消費電流を１０ｍＡとする。この高電位側の電源配
線の単位基本セル３Ｂ配置領域端部から、中央部までの
間に単位基本セル３Ｂが１０個配置されている場合、端
部と中央部間の電位降下は約２２ｍＶとなる。
、Ｙ＝２００μｍの場合の単位基本セル３Ｂの配置領域
端部と中央部間の電位降下量を大雑把に計算する。便宜
上、高電位側の電源配線のみについて説明する。最上層
配線の膜厚は約３μｍとし、配線層抵抗値を０．０１０
７口とする。配線幅を５０μｍとし、各単位基本セル３
Ｂの消費電流を１０ｍＡとする。この高電位側の電源配
線の単位基本セル３Ｂ配置領域端部から、中央部までの
間に単位基本セル３Ｂが１０個配置されている場合、端
部と中央部間の電位降下は約２２ｍＶとなる。
ＥＣＬゲートアレイの場合、１列上の電源電位差はこの
程度に収めなければ、ノイズマージンを確保し、かつ高
速性能を確保することが困難になる。
程度に収めなければ、ノイズマージンを確保し、かつ高
速性能を確保することが困難になる。
第５図内のｃ−ｃ’部の断面図を第６図に示す。
ｃ−ｃ’部は第５図における信号配線領域３Ｚの部分で
ある。基板１０（シリコン基板に拡散層、絶縁膜堆積等
を行なったもの）上に第１層の信号配線である下層配線
１１が通過しており、その幅は３μｍとする。その上を
シリコン酸化膜である絶縁膜１２が覆い、更にその上に
最上層配線膜で形成された高電位側の電源配線である電
源配線３Ｄが下層配線１１と直交して布設されている。
ある。基板１０（シリコン基板に拡散層、絶縁膜堆積等
を行なったもの）上に第１層の信号配線である下層配線
１１が通過しており、その幅は３μｍとする。その上を
シリコン酸化膜である絶縁膜１２が覆い、更にその上に
最上層配線膜で形成された高電位側の電源配線である電
源配線３Ｄが下層配線１１と直交して布設されている。
電源配線３Ｄの幅は前述の通り５０μｍであり、シリコ
ン酸化膜の比誘電率を４、膜厚を２μｍとしたとき、下
層配線１１と電源配線３Ｄとを間の交叉部の付加容量は
、平行平板同容量として計算すると、２．６６Ｘ １０
−’ｐＦとなる。この下層配線１１の長さを１ ＋ｕ＋
とじた時、下層配線１１と交叉する電源配線間の合計付
加容量は高・俄雨電位側の電源配線幅をともに５０μｍ
として、０．０１８ｐＦとなる。この容量値は、ＥＣＬ
ゲートアレイの高速化にとって重要な要素であり、可能
な限り小さい値が望まれるものである。
ン酸化膜の比誘電率を４、膜厚を２μｍとしたとき、下
層配線１１と電源配線３Ｄとを間の交叉部の付加容量は
、平行平板同容量として計算すると、２．６６Ｘ １０
−’ｐＦとなる。この下層配線１１の長さを１ ＋ｕ＋
とじた時、下層配線１１と交叉する電源配線間の合計付
加容量は高・俄雨電位側の電源配線幅をともに５０μｍ
として、０．０１８ｐＦとなる。この容量値は、ＥＣＬ
ゲートアレイの高速化にとって重要な要素であり、可能
な限り小さい値が望まれるものである。
近年においてＥＣＬゲートアレイは増々大規模化の傾向
にあり、遅延時間に対する要求も高く、高速化の傾向に
あるので、ＬＳＩチップの消費電流も増々増加している
。
にあり、遅延時間に対する要求も高く、高速化の傾向に
あるので、ＬＳＩチップの消費電流も増々増加している
。
また集積度を向上させるため、素子の微細化も進み、そ
の結果単位基本セルサイズは縮小され、その配置ピッチ
も縮小されている。今、単位基本セルの配置ピッチがＸ
＝１５０μｍ、Ｙ＝１００μｍとなり、大規模化のため
、前述の単位基本セルの総数が９倍となった場合、前述
の従来方式と同様に配線布設し、各単位基本セル上を通
過する最上層の配線として形成される電源配線幅が各々
５０μｍとして電位降下および信号配線ＩＩＩＩｌ当り
の付加容量を計算してみる。前提条件を前記従来例と同
一とし、第５図に従って説明する。単位基本セル３Ｂの
総数が９倍であるので、高電位側の電源配線の単位基本
セル３Ｂ配置領域端部から、中央部までの間に単位基本
セル３Ｂが、３０個配置されているものとする。この場
合、端部と中央部間の電位降下は９３ｍＶとなる。
の結果単位基本セルサイズは縮小され、その配置ピッチ
も縮小されている。今、単位基本セルの配置ピッチがＸ
＝１５０μｍ、Ｙ＝１００μｍとなり、大規模化のため
、前述の単位基本セルの総数が９倍となった場合、前述
の従来方式と同様に配線布設し、各単位基本セル上を通
過する最上層の配線として形成される電源配線幅が各々
５０μｍとして電位降下および信号配線ＩＩＩＩｌ当り
の付加容量を計算してみる。前提条件を前記従来例と同
一とし、第５図に従って説明する。単位基本セル３Ｂの
総数が９倍であるので、高電位側の電源配線の単位基本
セル３Ｂ配置領域端部から、中央部までの間に単位基本
セル３Ｂが、３０個配置されているものとする。この場
合、端部と中央部間の電位降下は９３ｍＶとなる。
第６図の下層配線１１が同様に３μｍ幅であり、前述と
同じ前提条件で下層配線１１と電源配線間の総合付加容
量を下層配線１１が１龍として計算すると、０．０３５
ｐＦとなる。
同じ前提条件で下層配線１１と電源配線間の総合付加容
量を下層配線１１が１龍として計算すると、０．０３５
ｐＦとなる。
このように従来の電源配線布設構造により、そのまま大
規模ＬＳＩチップを製作した場合、ＬＳＩチップ内電位
降下は大幅に悪化し、ＥＣＬゲートアレイにおいてはノ
イズマージンを確保できなくなるという問題がある。ノ
イズマージンを確保するためＬＳＩ内部の論理振幅を拡
大した場合には、ＬＳＩ内部の電源電位ばらつきの影響
も含め遅延時間の増大等ＬＳＩチップとして性能劣化を
招く。
規模ＬＳＩチップを製作した場合、ＬＳＩチップ内電位
降下は大幅に悪化し、ＥＣＬゲートアレイにおいてはノ
イズマージンを確保できなくなるという問題がある。ノ
イズマージンを確保するためＬＳＩ内部の論理振幅を拡
大した場合には、ＬＳＩ内部の電源電位ばらつきの影響
も含め遅延時間の増大等ＬＳＩチップとして性能劣化を
招く。
信号配線の単位配線長当りの付加容量増大は、遅延時間
が増大するという問題を生ずる。ＬＳＩチップの性能を
維持しつつ大規模化を画るためには、この問題も重要で
ある。前記従来例と本例を比較し、単位基本セルサイズ
が縮小しなにもかかわらず、電源配線の幅を維持してい
るが、この場合は更に、上層配線層における信号配線通
過可能領域が狭くなっており、大規模化に対応し、信号
配線通過本数を増加させる必要がある上で逆行しており
、問題となる。付加容量の低減策として第６図の絶縁膜
１２の膜厚を２倍に増加させれば容量は従来と同等とな
り、電源配線３Ｄの膜厚を約４倍に増加させれば電位降
下も従来並になる筈であるが、これらはウェーハプロセ
ス技術の観点から極めて困難であり、多くの問題を解決
しなければならないものである。
が増大するという問題を生ずる。ＬＳＩチップの性能を
維持しつつ大規模化を画るためには、この問題も重要で
ある。前記従来例と本例を比較し、単位基本セルサイズ
が縮小しなにもかかわらず、電源配線の幅を維持してい
るが、この場合は更に、上層配線層における信号配線通
過可能領域が狭くなっており、大規模化に対応し、信号
配線通過本数を増加させる必要がある上で逆行しており
、問題となる。付加容量の低減策として第６図の絶縁膜
１２の膜厚を２倍に増加させれば容量は従来と同等とな
り、電源配線３Ｄの膜厚を約４倍に増加させれば電位降
下も従来並になる筈であるが、これらはウェーハプロセ
ス技術の観点から極めて困難であり、多くの問題を解決
しなければならないものである。
本発明の目的は、高集積化にともなって生じるチップ内
電源電圧の不均一化とそれに伴なう諸問題を解消可能な
電源配線構造の半導体集積回路を提供することにある。
電源電圧の不均一化とそれに伴なう諸問題を解消可能な
電源配線構造の半導体集積回路を提供することにある。
本発明の半導体集積回路は、半導体チップに設けられた
一対のバンブ端子、前記バンプ端子に準じた構造の厚配
線及び前記バンプ端子並びに前記厚配線の少なくとも一
部に接合した金属リードからなる電源配線を含むという
ものである。
一対のバンブ端子、前記バンプ端子に準じた構造の厚配
線及び前記バンプ端子並びに前記厚配線の少なくとも一
部に接合した金属リードからなる電源配線を含むという
ものである。
次に、本発明について図面を参照して説明する。
第１図は本発明の第１の実施例であるゲートアレイ型集
積回路を示す平面図である。 ・半導体チップ（Ｌ
Ｓ ＩチップＩＡとして示す）上に規則的に単位基本セ
ルＩＢが複数個マトリクス状に配列されている６本例の
ＬＳＩチップＩＡのＬＳＩチップＩＡ外への電気的接続
形態はＴＡＢ方式を採用している。ＴＡＢ方式の場合、
ＬＳＩチップＩＡのパッドであるバンプ端子ＩＣＯ，Ｉ
ＣＩ、ＩＣＩ’より外部へ接続する金属配線をリードと
呼び、リードはＬＳＩチップ１Ａの一連のウェハープロ
セス製造工程とは別の製造工程により予しめフィルムキ
ャリヤ上にリードフレームとして形成されたものであり
、ＬＳＩチップＩＡの一連のウェハープロセス製造工程
が終了した時点でリードをバンプ端子へ熱圧着等の圧着
手法を用いて接続する。
積回路を示す平面図である。 ・半導体チップ（Ｌ
Ｓ ＩチップＩＡとして示す）上に規則的に単位基本セ
ルＩＢが複数個マトリクス状に配列されている６本例の
ＬＳＩチップＩＡのＬＳＩチップＩＡ外への電気的接続
形態はＴＡＢ方式を採用している。ＴＡＢ方式の場合、
ＬＳＩチップＩＡのパッドであるバンプ端子ＩＣＯ，Ｉ
ＣＩ、ＩＣＩ’より外部へ接続する金属配線をリードと
呼び、リードはＬＳＩチップ１Ａの一連のウェハープロ
セス製造工程とは別の製造工程により予しめフィルムキ
ャリヤ上にリードフレームとして形成されたものであり
、ＬＳＩチップＩＡの一連のウェハープロセス製造工程
が終了した時点でリードをバンプ端子へ熱圧着等の圧着
手法を用いて接続する。
この第１の実施例はＴＡＢ方式における電源用リードを
ＬＳＩチップＩＡ上の単位基本セルＩＢの配置領域へ引
き込んだ形状の金属リードＩＥ〜１工を有している。Ｔ
ＡＢ方式を採用するＬＳＩチップＩＡ上のバンプ端子Ｉ
Ｃ０，１Ｃ１゜ＩＣ１′はリードの圧着を行なうため厚
配線としてウェハープロセス中で形成される。一般的な
材質としては金、銅、半田が存在する。本実施例ではこ
のバンブ端子製造工程において厚配線ＩＤを単位基本セ
ルＩＢ配置領域上に形成している。第１図内ではこの厚
配線に相当する部分に斜線を入れている。第１図に示す
ように電源用の金属り−ドＩＥ、ＩＦ、ＩＧ、ＩＨ，１
１はすべて単位基本セルＩＢの配置領域へ延在されてお
り、その直下に設置された厚配線ＩＤ及び一対のバンプ
端子ＩＣ１，ＩＣＩ’と、信号用の外部リードＩＪとバ
ンプ端子ＩＣＯが圧着される工程において同時に圧着さ
れる。この結果、金属リードと厚配線ＩＤはＬＳＩチッ
プＩＡの単位基本セルＩＢへの主たる電源電流通路とな
る。主ため電源電流通路から先の各単位基本セルＩＢへ
の電源電流供給は厚配線ＩＤを分岐しても形成できるが
、本実施例では厚配線ＩＤより１層下の配線層で形成さ
れる電源用の枝配線ＩＫ、ＬＬ、ＬＭ、ＩＮ、１０に代
表して示される電源用枝配線により、厚配線ｌＤの布設
方向と直交する方向へ分配される。
ＬＳＩチップＩＡ上の単位基本セルＩＢの配置領域へ引
き込んだ形状の金属リードＩＥ〜１工を有している。Ｔ
ＡＢ方式を採用するＬＳＩチップＩＡ上のバンプ端子Ｉ
Ｃ０，１Ｃ１゜ＩＣ１′はリードの圧着を行なうため厚
配線としてウェハープロセス中で形成される。一般的な
材質としては金、銅、半田が存在する。本実施例ではこ
のバンブ端子製造工程において厚配線ＩＤを単位基本セ
ルＩＢ配置領域上に形成している。第１図内ではこの厚
配線に相当する部分に斜線を入れている。第１図に示す
ように電源用の金属り−ドＩＥ、ＩＦ、ＩＧ、ＩＨ，１
１はすべて単位基本セルＩＢの配置領域へ延在されてお
り、その直下に設置された厚配線ＩＤ及び一対のバンプ
端子ＩＣ１，ＩＣＩ’と、信号用の外部リードＩＪとバ
ンプ端子ＩＣＯが圧着される工程において同時に圧着さ
れる。この結果、金属リードと厚配線ＩＤはＬＳＩチッ
プＩＡの単位基本セルＩＢへの主たる電源電流通路とな
る。主ため電源電流通路から先の各単位基本セルＩＢへ
の電源電流供給は厚配線ＩＤを分岐しても形成できるが
、本実施例では厚配線ＩＤより１層下の配線層で形成さ
れる電源用の枝配線ＩＫ、ＬＬ、ＬＭ、ＩＮ、１０に代
表して示される電源用枝配線により、厚配線ｌＤの布設
方向と直交する方向へ分配される。
第１図において電源用の金属リードＩＥ、ＩＧ。
ＩＩは高電位側電源供給用、金属リードＩＦ。
ＩＨは低電位側電源供給用である。このため枝配線ＩＫ
、ＩＬ、ＩＭは高電位側、枝配線ＩＮ。
、ＩＬ、ＩＭは高電位側、枝配線ＩＮ。
１０は低電位側となる。各単位基本セルＩＢ上を通過す
る枝配線は高電位側または低電位側のいずれか一方であ
り、それらは交互の配列としであるので不足する電位側
は更に下層の配線層により隣接部より供給するようにし
であるものとする。
る枝配線は高電位側または低電位側のいずれか一方であ
り、それらは交互の配列としであるので不足する電位側
は更に下層の配線層により隣接部より供給するようにし
であるものとする。
各枝配線は各単位基本セルＩＢの直上を通過しており、
信号配線領域ＩＺ上を通過していないため、信号配線に
対する付加容量の増加がない構成となっている。
信号配線領域ＩＺ上を通過していないため、信号配線に
対する付加容量の増加がない構成となっている。
通常ＴＡＢ方式の場合のバンプ端子の膜厚は約２０μｍ
であるので軍配線ＩＤの膜厚を２０μｍとする。またＴ
ＡＢリードの膜厚は５０〜６０μｍ程度であるので金属
リードＩＥ、ＩＦ、ＩＧ。
であるので軍配線ＩＤの膜厚を２０μｍとする。またＴ
ＡＢリードの膜厚は５０〜６０μｍ程度であるので金属
リードＩＥ、ＩＦ、ＩＧ。
ＬＨ，ＩＩの膜厚は６０μｍとする。前記軍配線の布設
幅を５０μｍ、金属リードの幅を６０μｍとする。
幅を５０μｍ、金属リードの幅を６０μｍとする。
今、前述の問題点で説明した例に準じた規模のＬＩＳチ
ップで説明を続ける。第１図とは単位基本セル数の相違
を生じるが、図面簡略化のための結果である。
ップで説明を続ける。第１図とは単位基本セル数の相違
を生じるが、図面簡略化のための結果である。
今、単位基本セルＩＢの配置ピッチをＸ＝１５０μｍ、
Ｙ＝１００μｍとする。またＬＳＩチップＩＡ上の縦方
向には単位基本セルＩＢが６０個配列されており、金属
リードＩＥ、ＩＦ、ＩＧ。
Ｙ＝１００μｍとする。またＬＳＩチップＩＡ上の縦方
向には単位基本セルＩＢが６０個配列されており、金属
リードＩＥ、ＩＦ、ＩＧ。
ＩＨ，ＩＩの配置ピッチは横方向３単位基本セル毎に１
本配置したときの、電位降下、信号配線付加容量を計算
してみる。各単位基本セルＩＢは各々１０ｍＡの電流を
引いているものとする。
本配置したときの、電位降下、信号配線付加容量を計算
してみる。各単位基本セルＩＢは各々１０ｍＡの電流を
引いているものとする。
第２図は第１図の信号配線領域ＩＺの内のＡＡ′部の断
面図である。基板１０上に幅３μｍの第１層配線による
信号配線である下層配線１１が軍配線ＩＤと直交する方
向に通過している。下層配線１１上にはシリコン酸化膜
による絶縁ｆｙＡ１２が２μｍの厚さで付けられている
ものとし、シリコン酸化膜の比誘電率は４とする。絶縁
膜１２の上には軍配線ＩＤが、金メツキ等で幅５０μｍ
膜厚２０μｍで形成されている。軍配線ＩＤ上には金属
リードＩＨが幅６０μｍ、膜厚６０μｍで圧着により接
続されている。軍配線ＩＤの層抵抗は０．０θ１５Ω／
口、金属リードＩＨの層抵抗は０．０００５Ω／口とす
る。
面図である。基板１０上に幅３μｍの第１層配線による
信号配線である下層配線１１が軍配線ＩＤと直交する方
向に通過している。下層配線１１上にはシリコン酸化膜
による絶縁ｆｙＡ１２が２μｍの厚さで付けられている
ものとし、シリコン酸化膜の比誘電率は４とする。絶縁
膜１２の上には軍配線ＩＤが、金メツキ等で幅５０μｍ
膜厚２０μｍで形成されている。軍配線ＩＤ上には金属
リードＩＨが幅６０μｍ、膜厚６０μｍで圧着により接
続されている。軍配線ＩＤの層抵抗は０．０θ１５Ω／
口、金属リードＩＨの層抵抗は０．０００５Ω／口とす
る。
前述の構成であるため１金属リードＩＧの電源電流供給
対象単位基本セルＩＢは単位基本セルＩＢ配置領域端部
から中央部までの間に（３＋３）ｘ３０＝１８０セルあ
り、端部から中央部までの電位降下を計算すると、１９
ｍＶ程度となる。この値は実用上充分なものであり、発
明が解決しようとする課題の項で説明した結果の９３ｍ
Ｖに対し、顕著な改善効果が見られる。また、１箇所の
下層配線１１と軍配線ＩＤとの交叉部の付加容量は、従
来例と同様平行平板として計算し、２．６６Ｘ １０−
３ｐｙである。単位配線長１１１１当りの総合付加容量
は３単位基本セル毎に１木犀配線が存在するので０．０
０６ｐＦとなる。この値も前述の説明で計算した結果０
．０３５ＰＦに比べ約１／６と顕著な改善となっている
。
対象単位基本セルＩＢは単位基本セルＩＢ配置領域端部
から中央部までの間に（３＋３）ｘ３０＝１８０セルあ
り、端部から中央部までの電位降下を計算すると、１９
ｍＶ程度となる。この値は実用上充分なものであり、発
明が解決しようとする課題の項で説明した結果の９３ｍ
Ｖに対し、顕著な改善効果が見られる。また、１箇所の
下層配線１１と軍配線ＩＤとの交叉部の付加容量は、従
来例と同様平行平板として計算し、２．６６Ｘ １０−
３ｐｙである。単位配線長１１１１当りの総合付加容量
は３単位基本セル毎に１木犀配線が存在するので０．０
０６ｐＦとなる。この値も前述の説明で計算した結果０
．０３５ＰＦに比べ約１／６と顕著な改善となっている
。
第１図の実施例は従来のＴＡＢボンディング技術を使用
して形成できるため技術的には困難な要素はなく、その
結果ＬＳＩチップの性能向上のための顕著な効果が得ら
れている。
して形成できるため技術的には困難な要素はなく、その
結果ＬＳＩチップの性能向上のための顕著な効果が得ら
れている。
尚、第１図においてＬＳＩチップＩＡの内部の単位基本
セルＩＢ配置領域上に形成した軍配線ＩＤの直下は、Ｔ
ＡＢボンディングでの圧着時に素子へのストレスが加わ
ることを想定し、単位基本セルＩＢを配置することを避
けている。
セルＩＢ配置領域上に形成した軍配線ＩＤの直下は、Ｔ
ＡＢボンディングでの圧着時に素子へのストレスが加わ
ることを想定し、単位基本セルＩＢを配置することを避
けている。
第３図は本発明の第２の実施例であるゲートアレイ型集
積回路を示す平面図である。
積回路を示す平面図である。
ＬＳＩチップ２Ａ上に規則的に単位基本セル２Ｂが複数
個配列されている。第１の実施例においてはＬＳＩチッ
プと外部との接続にＴＡＢ方式を想定したが、第２の実
施例においてはワイヤボンディングを想定している。も
ちろん第１の実施例と同様ＴＡＢ方式パッド接続を採用
しても良い 第３図においては、電源電流供給の主たる通路とする部
分にのみ、ＴＡＢ方式と同様に金属リード２Ｅ、２Ｆ、
２Ｇ、２Ｈ，２Ｉを採用している。ＬＳＩチップ２Ａ上
に配置されたパッド２Ｃの内、電源用に供されるものの
上には電源用リードを圧着させるため軍配線２Ｄが形成
されてバンプ端子２Ｃ１，２Ｃ１’となっている。単位
基本セル２Ｂ上には第１図の電源用の枝配線ＩＫ。
個配列されている。第１の実施例においてはＬＳＩチッ
プと外部との接続にＴＡＢ方式を想定したが、第２の実
施例においてはワイヤボンディングを想定している。も
ちろん第１の実施例と同様ＴＡＢ方式パッド接続を採用
しても良い 第３図においては、電源電流供給の主たる通路とする部
分にのみ、ＴＡＢ方式と同様に金属リード２Ｅ、２Ｆ、
２Ｇ、２Ｈ，２Ｉを採用している。ＬＳＩチップ２Ａ上
に配置されたパッド２Ｃの内、電源用に供されるものの
上には電源用リードを圧着させるため軍配線２Ｄが形成
されてバンプ端子２Ｃ１，２Ｃ１’となっている。単位
基本セル２Ｂ上には第１図の電源用の枝配線ＩＫ。
ＩＬ、ＬＭ、ＩＮ、１０に相当する軍配線からなる枝配
線２に、２Ｌ、２Ｍ、２Ｎ、２０が形成されている。
線２に、２Ｌ、２Ｍ、２Ｎ、２０が形成されている。
第２の実施例では第１の実施例で存在した電源用リード
直下に並列して布設された軍配線は存在せず、単位基本
セル２Ｂ配置領域上に存在する金属リード２Ｅ、２Ｆ、
２Ｇ、２Ｈ，２Ｉは、単位基本セル２Ｂ上に存在する軍
配線である枝配線部でのみ軍配線と圧着接続されている
。このような構造はＴＡＢ技術と同様にフィルム上に金
属リードを形成しておき、熱圧着後にフィルムを除去す
れば実現できる。但し、フィルムには熱圧着個所に穴が
おいているものとする。又、フィルムは必ずしも除去す
る必要はない。基本的なＬＩＳチップ２Ａの構成は第１
の実施例におるＬＳＩチップＩＡの構成と同一であるた
め説明しない。
直下に並列して布設された軍配線は存在せず、単位基本
セル２Ｂ配置領域上に存在する金属リード２Ｅ、２Ｆ、
２Ｇ、２Ｈ，２Ｉは、単位基本セル２Ｂ上に存在する軍
配線である枝配線部でのみ軍配線と圧着接続されている
。このような構造はＴＡＢ技術と同様にフィルム上に金
属リードを形成しておき、熱圧着後にフィルムを除去す
れば実現できる。但し、フィルムには熱圧着個所に穴が
おいているものとする。又、フィルムは必ずしも除去す
る必要はない。基本的なＬＩＳチップ２Ａの構成は第１
の実施例におるＬＳＩチップＩＡの構成と同一であるた
め説明しない。
第２の実施例は第１の実施例において信号配線の軍配線
ＩＤとの交叉部における付加容量を更に低減させるため
の改善例である。第１の実施例と同じく、・第２の実施
例においても、単位基本セル２Ｂの配置ピッチをＸ＝１
５０μｍ、Ｙ＝１００μｍとし、ＬＳＩチップ２Ａ上の
縦方向には単位基本セル２Ｂが６０個配列されており、
金属り一ド２Ｅ、２Ｆ、２Ｇ、２Ｈ，２Ｉの配置ピッチ
は横方向、３単位基本セル毎に１本配置されている。各
単位基本セル２Ｂは各々１０ｍＡの電流を引いているも
のとする。
ＩＤとの交叉部における付加容量を更に低減させるため
の改善例である。第１の実施例と同じく、・第２の実施
例においても、単位基本セル２Ｂの配置ピッチをＸ＝１
５０μｍ、Ｙ＝１００μｍとし、ＬＳＩチップ２Ａ上の
縦方向には単位基本セル２Ｂが６０個配列されており、
金属り一ド２Ｅ、２Ｆ、２Ｇ、２Ｈ，２Ｉの配置ピッチ
は横方向、３単位基本セル毎に１本配置されている。各
単位基本セル２Ｂは各々１０ｍＡの電流を引いているも
のとする。
第３図の信号配線領域２Ｚの内のＢ−Ｂ’部の断面図を
第４図に示す。基板１０上に幅３μｍの第１層配線によ
る信号配線である下層配線１１が金属リード２Ｈと直交
する方向に通過している。
第４図に示す。基板１０上に幅３μｍの第１層配線によ
る信号配線である下層配線１１が金属リード２Ｈと直交
する方向に通過している。
下層配線１１上にはシリコン酸化膜による絶縁膜１２が
２μｍの厚さで付けられているものとし、シリコン酸化
膜の比誘電率は４とする。第２の実施例の信号配線領域
２Ｚ上には軍配線が存在しないため、他の部分の軍配線
膜厚で決まる２０μｍ厚の空気層１３をはさみ、絶縁膜
１２上に幅６０μｍ、ｐｌＡ厚６０μｍの金属リード２
Ｈが設置されている。空気層１３の比誘電率は１とする
。金属リード２Ｈの層抵抗は０．００５Ω／口とする。
２μｍの厚さで付けられているものとし、シリコン酸化
膜の比誘電率は４とする。第２の実施例の信号配線領域
２Ｚ上には軍配線が存在しないため、他の部分の軍配線
膜厚で決まる２０μｍ厚の空気層１３をはさみ、絶縁膜
１２上に幅６０μｍ、ｐｌＡ厚６０μｍの金属リード２
Ｈが設置されている。空気層１３の比誘電率は１とする
。金属リード２Ｈの層抵抗は０．００５Ω／口とする。
第１の実施例と同様な前述の構成であるため、１金属リ
ード２Ｇの電源電流供給対象単位基本セル２Ｂは、単位
基本セル２Ｂ配置領域端部から中央部までの間に、（３
＋３）Ｘ３０＝１８０セルあり、端部から中央部までの
電位降下を計算すると２４ｍＶ程度となる。金属リード
直下に軍配線が存在しない分だけこの値は第１の実施例
より悪化しているが、枝配線部が軍配線化されているこ
とも含めて考えると、実用上充分な数値である。
ード２Ｇの電源電流供給対象単位基本セル２Ｂは、単位
基本セル２Ｂ配置領域端部から中央部までの間に、（３
＋３）Ｘ３０＝１８０セルあり、端部から中央部までの
電位降下を計算すると２４ｍＶ程度となる。金属リード
直下に軍配線が存在しない分だけこの値は第１の実施例
より悪化しているが、枝配線部が軍配線化されているこ
とも含めて考えると、実用上充分な数値である。
また、１箇所の下層配線１１と金属リード２Ｈとの交叉
部の付加容量は従来例と同様平行平板間容量として計算
し、６．３７Ｘ １０−４．Ｆである。単位配線長ＩＩ
Ｉ！１当つめ前記信号配線の総合付加容量は、３単位基
本セル毎に１本金属リードが存在するので０．００１４
ＰＦとなる。この値は実に前記問題点で例示した値０．
０３５ｐＦの４％となり、９６％の改善となっている。
部の付加容量は従来例と同様平行平板間容量として計算
し、６．３７Ｘ １０−４．Ｆである。単位配線長ＩＩ
Ｉ！１当つめ前記信号配線の総合付加容量は、３単位基
本セル毎に１本金属リードが存在するので０．００１４
ＰＦとなる。この値は実に前記問題点で例示した値０．
０３５ｐＦの４％となり、９６％の改善となっている。
実際の信号配線の付加容量は、自身に交叉する直上配線
層により形成される他の信号配線および電源配線間との
容量であり、従来の方法では電源配線間との容量が非常
に大きな割合を占め、かつ、大規模化した場合、実質的
に信号配線領域を確保することさえ困難となる。
層により形成される他の信号配線および電源配線間との
容量であり、従来の方法では電源配線間との容量が非常
に大きな割合を占め、かつ、大規模化した場合、実質的
に信号配線領域を確保することさえ困難となる。
本発明の第２の実施例のように電源用の金属リードとの
間の容量値が、低減することにより、実際上、信号配線
と電源間の容量は少なくとも第１の配線層による信号配
線に関しては無視できる値となっている。第３図におい
ても金属リード２Ｅ、２Ｆ、２Ｇ、２Ｈ，２Ｉと交叉し
、圧着接続される軍配線２Ｊ、２に、２Ｍ、２Ｎ、２０
直下には圧着時のストレスによる不具合を避けるため、
単位基本セル２Ｂの配置を避けている。
間の容量値が、低減することにより、実際上、信号配線
と電源間の容量は少なくとも第１の配線層による信号配
線に関しては無視できる値となっている。第３図におい
ても金属リード２Ｅ、２Ｆ、２Ｇ、２Ｈ，２Ｉと交叉し
、圧着接続される軍配線２Ｊ、２に、２Ｍ、２Ｎ、２０
直下には圧着時のストレスによる不具合を避けるため、
単位基本セル２Ｂの配置を避けている。
以上説明したように本発明はＬＳＩチップ上に形成され
たバンプ端子及び軍配線上に、前記ＬＳＩチップのウェ
ハープロセス製造工程とは別の工程により予じめ製造さ
れた金属リードを接合することにより、ＬＳＩチップ上
の単位基本セルへの主たる電源電流供給通路の配線抵抗
を下げ大規模・大電流のＬＩＳに対しても電源電位の電
源配線上の降下を実用に充分な値まで低減でき、最下層
の信号配線の単位配線長当りに付加する容量値を効果的
に低減可能とする効果がある。また、本発明によれば、
主たる電源電流供給配線の設置本数を減らせることから
、大規模集積回路を構成する際に電源配線の設置領域増
大から発生する上層の信号配線設置本数が不足するとい
う問題も生じない。
たバンプ端子及び軍配線上に、前記ＬＳＩチップのウェ
ハープロセス製造工程とは別の工程により予じめ製造さ
れた金属リードを接合することにより、ＬＳＩチップ上
の単位基本セルへの主たる電源電流供給通路の配線抵抗
を下げ大規模・大電流のＬＩＳに対しても電源電位の電
源配線上の降下を実用に充分な値まで低減でき、最下層
の信号配線の単位配線長当りに付加する容量値を効果的
に低減可能とする効果がある。また、本発明によれば、
主たる電源電流供給配線の設置本数を減らせることから
、大規模集積回路を構成する際に電源配線の設置領域増
大から発生する上層の信号配線設置本数が不足するとい
う問題も生じない。
電源電位のＬＳＩチップ内降下も少なく、電源電流供給
配線と少な（とも１配線層の信号配線との間の寄生付加
容量も少ないため、本発明を用いなＬＩＳチップにおい
ては、ノイズマージンを確保し、負荷駆動能力の高い内
部回路を、従来の小規模、高速回路用の電流値で設定で
きるため、大規模、高速のＥＣＬゲートアレイ等のＬＳ
Ｉチップを容易に製造できるという効果もある。
配線と少な（とも１配線層の信号配線との間の寄生付加
容量も少ないため、本発明を用いなＬＩＳチップにおい
ては、ノイズマージンを確保し、負荷駆動能力の高い内
部回路を、従来の小規模、高速回路用の電流値で設定で
きるため、大規模、高速のＥＣＬゲートアレイ等のＬＳ
Ｉチップを容易に製造できるという効果もある。
第１図は本発明の第１の実施例であるゲートアレイ型集
積回路を示す平面図、第２図は第１図のＡ−Ａ’線断面
図、第３図は本発明の第２の実施例であるゲートアレイ
型集積回路を示す平面図、第４図は第３図のＢ−Ｂ’線
断面図、第５図は従来例であるゲートアレイ型集積回路
を示す平面図、第６図は第５図のｃ−ｃ’線断面図であ
る。 ＩＡ、２Ａ、３Ａ・・・ＬＳＩチップ、ＩＢ、２Ｂ、３
Ｂ・・・単位基本セル、ＩＣＯ，ＩＣＩ、ＩＣ１’ 、
２Ｃ１，２ＣＭ・・・バンブ端子、２Ｃ。 ３Ｃ・・・パッド、ＩＤ・・・軍配線、ＩＥ〜Ｉ Ｉ＝
２Ｅ〜２Ｉ・・・金属リード、ＩＪ・・・信号用リー
ド（外部リード）、ＩＫ、ＩＬ、ＩＭ、ＩＮ、１０・・
・枝配線、３Ｄ、３Ｅ、３Ｆ、３Ｇ、３Ｈ，３１゜３Ｊ
、３に、３Ｌ、３Ｍ、３Ｎ、３０・・・電源配線、ＩＺ
、２Ｚ、３Ｚ・・・信号用配線領域、１０・・・基板、
１１・・・下層配線、１２・・・絶縁膜、１３・・・空
気層。
積回路を示す平面図、第２図は第１図のＡ−Ａ’線断面
図、第３図は本発明の第２の実施例であるゲートアレイ
型集積回路を示す平面図、第４図は第３図のＢ−Ｂ’線
断面図、第５図は従来例であるゲートアレイ型集積回路
を示す平面図、第６図は第５図のｃ−ｃ’線断面図であ
る。 ＩＡ、２Ａ、３Ａ・・・ＬＳＩチップ、ＩＢ、２Ｂ、３
Ｂ・・・単位基本セル、ＩＣＯ，ＩＣＩ、ＩＣ１’ 、
２Ｃ１，２ＣＭ・・・バンブ端子、２Ｃ。 ３Ｃ・・・パッド、ＩＤ・・・軍配線、ＩＥ〜Ｉ Ｉ＝
２Ｅ〜２Ｉ・・・金属リード、ＩＪ・・・信号用リー
ド（外部リード）、ＩＫ、ＩＬ、ＩＭ、ＩＮ、１０・・
・枝配線、３Ｄ、３Ｅ、３Ｆ、３Ｇ、３Ｈ，３１゜３Ｊ
、３に、３Ｌ、３Ｍ、３Ｎ、３０・・・電源配線、ＩＺ
、２Ｚ、３Ｚ・・・信号用配線領域、１０・・・基板、
１１・・・下層配線、１２・・・絶縁膜、１３・・・空
気層。
Claims (1)
- 半導体チップに設けられた一対のバンプ端子、前記バン
プ端子に準じた構造の厚配線及び前記バンプ端子並びに
前記厚配線の少なくとも一部に接合した金属リードから
なる電源配線を含むことを特徴とする半導体集積回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245053A JPH0290651A (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路 |
| EP89309719A EP0361825B1 (en) | 1988-09-28 | 1989-09-25 | Semiconductor chip and method of manufacturing it |
| DE68928193T DE68928193T2 (de) | 1988-09-28 | 1989-09-25 | Halbleiterchip und Verfahren zu seiner Herstellung |
| US07/413,459 US5119168A (en) | 1988-09-28 | 1989-09-27 | Semiconductor integrated circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63245053A JPH0290651A (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0290651A true JPH0290651A (ja) | 1990-03-30 |
Family
ID=17127880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63245053A Pending JPH0290651A (ja) | 1988-09-28 | 1988-09-28 | 半導体集積回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5119168A (ja) |
| EP (1) | EP0361825B1 (ja) |
| JP (1) | JPH0290651A (ja) |
| DE (1) | DE68928193T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774256A (ja) * | 1993-09-01 | 1995-03-17 | Nec Corp | 半導体集積回路装置 |
Families Citing this family (17)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2965626B2 (ja) * | 1990-06-25 | 1999-10-18 | 株式会社東芝 | 半導体集積回路 |
| JP2677737B2 (ja) * | 1992-06-24 | 1997-11-17 | 株式会社東芝 | 半導体装置 |
| JPH08106617A (ja) * | 1994-10-04 | 1996-04-23 | Fujitsu Ltd | 磁気ディスク装置 |
| US6098271A (en) * | 1994-10-04 | 2000-08-08 | Fujitsu Limited | Method for assembling a magnetic disk drive with a relaying flexible printed circuit sheet |
| US6049136A (en) * | 1998-06-03 | 2000-04-11 | Hewlett-Packard Company | Integrated circuit having unique lead configuration |
| JP4330676B2 (ja) * | 1998-08-17 | 2009-09-16 | 株式会社東芝 | 半導体集積回路 |
| JP4615117B2 (ja) | 2000-11-21 | 2011-01-19 | パナソニック株式会社 | 半導体ウエハへのバンプ形成方法及びバンプ形成装置 |
| JP2002157582A (ja) * | 2000-11-21 | 2002-05-31 | Matsushita Electric Ind Co Ltd | 半導体ウエハ上のｉｃ傾き補正方法、及びｉｃ傾き補正装置 |
| US6653563B2 (en) | 2001-03-30 | 2003-11-25 | Intel Corporation | Alternate bump metallurgy bars for power and ground routing |
| US6888240B2 (en) | 2001-04-30 | 2005-05-03 | Intel Corporation | High performance, low cost microelectronic circuit package with interposer |
| US6894399B2 (en) | 2001-04-30 | 2005-05-17 | Intel Corporation | Microelectronic device having signal distribution functionality on an interfacial layer thereof |
| US7071024B2 (en) | 2001-05-21 | 2006-07-04 | Intel Corporation | Method for packaging a microelectronic device using on-die bond pad expansion |
| US7183658B2 (en) * | 2001-09-05 | 2007-02-27 | Intel Corporation | Low cost microelectronic circuit package |
| US6825509B1 (en) * | 2001-11-26 | 2004-11-30 | Corrent Corporation | Power distribution system, method, and layout for an electronic device |
| US6538314B1 (en) * | 2002-03-29 | 2003-03-25 | International Business Machines Corporation | Power grid wiring for semiconductor devices having voltage islands |
| JP2010074018A (ja) * | 2008-09-22 | 2010-04-02 | Nec Electronics Corp | 半導体装置 |
| DE102013102542A1 (de) * | 2013-03-13 | 2014-09-18 | Schweizer Electronic Ag | Elektronisches Bauteil und Verfahren zum Herstellen eines elektronischen Bauteils |
Family Cites Families (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0060253A1 (en) * | 1980-09-15 | 1982-09-22 | Mostek Corporation | Integrated circuit power distribution network |
| FR2495835A1 (fr) * | 1980-12-05 | 1982-06-11 | Cii Honeywell Bull | Dispositif a circuits integres a reseau metallique d'interconnexion, et procede de fabrication de ce dispositif |
| JPS5835963A (ja) * | 1981-08-28 | 1983-03-02 | Fujitsu Ltd | 集積回路装置 |
| IT1213261B (it) * | 1984-12-20 | 1989-12-14 | Sgs Thomson Microelectronics | Dispositivo a semiconduttore con metallizzazione a piu' spessori eprocedimento per la sua fabbricazione. |
| US4602270A (en) * | 1985-05-17 | 1986-07-22 | United Technologies Corporation | Gate array with reduced isolation |
-
1988
- 1988-09-28 JP JP63245053A patent/JPH0290651A/ja active Pending
-
1989
- 1989-09-25 DE DE68928193T patent/DE68928193T2/de not_active Expired - Fee Related
- 1989-09-25 EP EP89309719A patent/EP0361825B1/en not_active Expired - Lifetime
- 1989-09-27 US US07/413,459 patent/US5119168A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0774256A (ja) * | 1993-09-01 | 1995-03-17 | Nec Corp | 半導体集積回路装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0361825B1 (en) | 1997-07-23 |
| DE68928193T2 (de) | 1997-11-13 |
| DE68928193D1 (de) | 1997-08-28 |
| EP0361825A2 (en) | 1990-04-04 |
| EP0361825A3 (en) | 1990-12-05 |
| US5119168A (en) | 1992-06-02 |
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