JPS6074548A - 半導体集積回路 - Google Patents

半導体集積回路

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Publication number
JPS6074548A
JPS6074548A JP58180197A JP18019783A JPS6074548A JP S6074548 A JPS6074548 A JP S6074548A JP 58180197 A JP58180197 A JP 58180197A JP 18019783 A JP18019783 A JP 18019783A JP S6074548 A JPS6074548 A JP S6074548A
Authority
JP
Japan
Prior art keywords
wiring
integrated circuit
semiconductor integrated
layer
logic
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Pending
Application number
JP58180197A
Other languages
English (en)
Inventor
Yuko Ogawa
小川　祐子
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
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Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
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Publication of JPS6074548A publication Critical patent/JPS6074548A/ja
Pending legal-status Critical Current

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Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/90—Masterslice integrated circuits

Landscapes

  • Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の属する技術分野〕 本発明は、半導体集積回路装置に係り、特にマスタース
ライス方式を採用した装置に関するものである。
〔従来技術とその問題点〕
マスタースライス方式の半導体集積回路装置は、予め複
数の素子からなる基本セルを半導体基板に多数作り込ん
でおき、配線層並びに接続を変更することにより所望の
回路動作を得ようとするもので、新たな機能の回路の要
望に対し、比較的簡単に対処出来る特徴を有している。
すなわち、金属配線を形成する以前の工程によシ作成さ
れる半導体チップは、全ての機能回路共通であるため、
上記方式を採用すると、自動設計による開発期間の短縮
、製造コストの低減が図られ、多品種小量生産を可能と
するという利点がある一方で、１００％自動化を自損し
ているため、配線専用の空ブロックを発生するので、集
積密度が低すぎるという欠点をもっている。
第１図は、マスタースライス方式の大規模集積回路の一
部であり、素子領域１、配線領域２、に分けられており
、素子領域は論理ブロック３が３５個、空ブロック４が
１０個から構成される装置このように、配線が素子領域
上を横断するとき、従来のような空ブロックを用意し、
この上を横断して配線を行う方法では、前述のように、
集積密度が上らないという問題が生じる。
〔発明の目的〕
本発明は、上記事情を考慮してなされたもので、マスタ
ースライス方式によるゲートアレイ大規模集積回路に適
した半導体集積回路装置を提供することを目的としてい
る。
〔発明の概要〕
本発明は、論理ブロック端子を接続する配線が、索子領
域を横断する時、最上位層を用いる事を特徴とする。
〔発明の効果〕
この発明によれば、素子領域に配線のための空ブロック
を用意する必要がなく、任意の論理ブロック上を横断す
ることができ、その結果、素子領域の占有面積を減少さ
せ、ゲートアレイ等の集積回路の高密度集積化を図るこ
とができる。
〔発明の実施例〕
この発明をマスタースライス方式のゲートアレイに適用
した一実施例を、第１図に対応させて第２図に示″ｊａ 素子領域１には能動素子として例えばＣ−ＭＯＳセルを
用い、とのＣ−ＭＯＳセルから成る論理ブロックが列状
に設けられており、配線領域２には、第１層金属配線を
用いている配線トラック５、Ｘ。
方向専用の第２層金属配線を用いている入力端子６、Ｘ
方向専用の第３層金属配線を用いている論理ブロック上
を横断する配線７が設けられている。
論理ブロック上を横断する配線８のように、第２層配線
を用いて設けることが可能な場合もある。
論理ブロック内は第１、第２層金属配線によりＸ１Ｙ方
向の配線が自在に為される。第２層金属配線を用いた入
力端子６は、前記論理ブロック内配線の延在部若しくは
論理ブロックに設けられたコンタクトホールからの導出
配線である。
この実施例によれば、素子領域を横断する配線用の空ブ
ロックを用いる必要がなく、第１図と比較して明らかな
ように、素子領域のブロック４５コのうち、空ブロック
１０コが必要なく、論理ブロック３５コだけで素子領域
ができておシ、従来の素子領域の面積を大幅に小さくす
ることができる。
尚、配線層は３層に限ることなく、配線トラックを形成
する第１層金属配線層下に更に金属配線層を設け、これ
をセル列を縦断するＶＤ八へｓｓ専用層として用いて４
層としても良い。
【図面の簡単な説明】
第１図は従来のマスタースライス方式のゲート・平面図
である。 図において、 １・・・素子領域、 ２・・・配線領域、 ３・・・論理プロ、り、 ４・・・空ブロック、 ５・・・配線トラック、 ６・・・入出力端子、 ７・・・最上位層を用いた論理ブロック上を横断する配
線、 ８・・・第２層を用いた論理ブロック上を横断する配線
。 代理人　弁理士　則　近　憲　佑 （ほか１名）

Claims (2)

    【特許請求の範囲】
  1. （１）論理ブロックを行列状に配列し、論理ブロック間
    に配線トラックをもうけた半導体集積回路において、配
    線層数を３層以上とし、最上層の配線を、論理ブロック
    を横断して配線トラック間を接続配線に用いられるよう
    にしたことを特徴とする半導体集積回路。
  2. （２）前記配線層数は３層であって、前記論理ブロック
    内配線には第１、第２配線層が用いられ、前記配線トラ
    ックには第１、第２配線層が用いられ、前記論理ブロッ
    ク上を横断する配線には第３配線層を用いることを特徴
    とする、前記特許請求の範囲第１項記載の半導体集積回
    路。
JP58180197A 1983-09-30 1983-09-30 半導体集積回路 Pending JPS6074548A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63241952A (ja) * 1987-03-30 1988-10-07 Toshiba Corp 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63241952A (ja) * 1987-03-30 1988-10-07 Toshiba Corp 半導体装置

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