JPH0534839B2 - - Google Patents
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- JPH0534839B2 JPH0534839B2 JP58229205A JP22920583A JPH0534839B2 JP H0534839 B2 JPH0534839 B2 JP H0534839B2 JP 58229205 A JP58229205 A JP 58229205A JP 22920583 A JP22920583 A JP 22920583A JP H0534839 B2 JPH0534839 B2 JP H0534839B2
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- insulating layer
- layer
- wiring layer
- conductive wiring
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- Production Of Multi-Layered Print Wiring Board (AREA)
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明は多層配線板の製造方法に関し、さらに
詳しくは半導体基体上に微細な導電性配線層を設
け、さらにその上に絶縁層を介して微細な導電性
配線層を積層する多層配線板の製造方法に関す
る。[Detailed Description of the Invention] [Technical Field to which the Invention Pertains] The present invention relates to a method for manufacturing a multilayer wiring board, and more specifically, it relates to a method for manufacturing a multilayer wiring board, and more specifically, a method for manufacturing a multilayer wiring board, in which a fine conductive wiring layer is provided on a semiconductor substrate, and an insulating layer is provided thereon. The present invention relates to a method for manufacturing a multilayer wiring board in which fine conductive wiring layers are laminated.
超LSIに代表される半導体デバイスの製造にお
いて、その集積度を高めるには導電性配線層を多
層構造とせざるを得ない。例えば半導体基体上に
第１の導電性配線層を設け、その上にプラズマ
CVDSiO2膜、スパツタSiO2膜、プラズマ
CVDSi3N4膜または低圧（LP）CVDPSG膜等の
絶縁層を形成し、さらにその上に第２の配線層を
形成するというふうにして導電性配線層を幾層も
設けることによつて集積度を高めるようにしてい
る。
In the manufacture of semiconductor devices, such as VLSIs, in order to increase the degree of integration, it is necessary to use a multilayer structure for conductive wiring layers. For example, a first conductive wiring layer is provided on a semiconductor substrate, and a plasma
CVDSiO 2 film, sputtered SiO 2 film, plasma
Integration is achieved by forming multiple conductive wiring layers by forming an insulating layer such as a CVDSi 3 N 4 film or a low pressure (LP) CVDPSG film, and then forming a second wiring layer on top of that. I'm trying to raise the level.
しかしながら現状は導電性配線層には導電性の
高いアルミニウムまたはその合金を使用し、それ
がレリーフ状のパターンとして形成されている。
したがつてその上に絶縁層を上記したような方法
で形成したときには導電性配線層ひ応じた非平滑
な面となる。 However, at present, highly conductive aluminum or its alloy is used for the conductive wiring layer, and is formed as a relief pattern.
Therefore, when an insulating layer is formed thereon by the method described above, the surface will be as uneven as that of the conductive wiring layer.
半導体デバイスの集積度を上げるための第２の
導電性配線層はこうして得られた絶縁層上に設け
られる。それには通常アルミニウムを真空蒸着法
やスパツタリング蒸着法などの方法で絶縁層上の
一面にアルミニウムまたはその合金の薄膜を付着
させ、その上にホトレジスト層を設け、所望のマ
スクパターンを介して露光を行い、現像、エツチ
ング処理を経て第２の導電性配線層が形成され
る。 A second conductive wiring layer for increasing the degree of integration of the semiconductor device is provided on the thus obtained insulating layer. Usually, a thin film of aluminum or its alloy is deposited on one surface of the insulating layer using a method such as vacuum evaporation or sputtering evaporation, a photoresist layer is provided on top of the insulating layer, and the photoresist layer is exposed to light through a desired mask pattern. , development, and etching to form a second conductive wiring layer.
そこで上記したように絶縁層が非平滑である
と、形成した導電性材料層の膜厚は絶縁層の表面
の状態に対応して不均一かつ非平滑となる。甚だ
しいときは絶縁層の突出した部分のエツヂ部には
導電性材料層が付着しないという場合が起こる。
かようなときには当然のことながら導電性配線層
に断線を生じ不良品の発生を引き起こす。また導
電性配線層の膜厚が不均一であることから、該材
料層上にホトレジスト層を設けてマスクパターン
を介して露光した際に該材料層表面からホトレジ
スト活性光が乱反射してマスクパターンに忠実な
導電性配線層が得られず、微細な配線、すなわち
高い集積度化が期待できない。 Therefore, if the insulating layer is non-smooth as described above, the thickness of the formed conductive material layer will be non-uniform and non-smooth depending on the surface condition of the insulating layer. In extreme cases, the conductive material layer may not adhere to the protruding edges of the insulating layer.
Naturally, in such a case, a disconnection occurs in the conductive wiring layer, resulting in the production of defective products. Furthermore, since the thickness of the conductive wiring layer is non-uniform, when a photoresist layer is provided on the material layer and exposed through a mask pattern, the photoresist active light is diffusely reflected from the surface of the material layer and forms the mask pattern. A faithful conductive wiring layer cannot be obtained, and fine wiring, that is, high integration cannot be expected.
かかる事情に対処する試みが特開昭58−93329
号公報に開示されている。それによれば絶縁層上
にポリメチルメタクリレートとフエノール樹脂と
を主成分とする混合レジストを主として絶縁層の
凹部に被着して表面を平滑化する工程と、フレオ
ン系ガスを反応性ガス源とした反応性イオンエツ
チングする工程により混合レジスト層および絶縁
層の表面をエツチングして絶縁層をほぼ平滑な面
としている。
An attempt to deal with this situation was published in Japanese Patent Application Laid-Open No. 58-93329.
It is disclosed in the publication No. According to the process, a mixed resist mainly composed of polymethyl methacrylate and phenolic resin is deposited on the insulating layer in the recesses of the insulating layer to smooth the surface, and a Freon gas is used as the reactive gas source. The reactive ion etching process etches the surfaces of the mixed resist layer and the insulating layer to provide a substantially smooth surface.
しかしながら、この方法においては該混合レジ
ストは対熱性が低く、したがつて絶縁層とのエツ
チング比に開きがあり、しかも絶縁層との接着強
度が弱いため全体的に均一に上部からエツチング
除去することができず、平滑さに欠けるという欠
点が依然として解消されず、満足するにたる域に
達していない。 However, in this method, the mixed resist has low heat resistance, so there is a difference in the etching ratio with the insulating layer, and furthermore, the adhesive strength with the insulating layer is weak, so it is difficult to remove the mixed resist uniformly from the top. However, the disadvantages of lack of smoothness and smoothness still remain unresolved, and the level of satisfaction has not yet been reached.
本発明は上記した従来の欠点を解消することを
目的としてなされたものである。すなわち本発明
は半導体デバイスにおける多層配線構造をもつた
微細な導電性配線層を形成し、しかも層間絶縁層
に信頼性の高い多層配線板の製造方法を提供する
ものである。
The present invention has been made for the purpose of solving the above-mentioned conventional drawbacks. That is, the present invention provides a method for manufacturing a multilayer wiring board in which fine conductive wiring layers having a multilayer wiring structure in a semiconductor device are formed and interlayer insulating layers have high reliability.
本発明者らは非平滑な絶縁層上にシリコーン系
被膜形成用塗布液を被着することにより、従来技
術の欠点が解消され得ることを見出し、その知見
に基づいて本発明を完成した。すなわち本発明は
半導体基体上に第１の導電性配線層を設け、該基
体上全面に厚さが該配線層よりも厚い絶縁層を被
覆し、さらにその上にシリコーン系被膜形成用塗
布液を被着し、それによつてほぼ平坦な表面を形
成した後、上部から上記導電性配線層が裸出しな
い程度に蝕刻して平坦化し、第２の導電性配線層
を設け、さらに必要ならば以下同様にして多層化
することを特徴とする多層配線板の製造方法を提
供するものである。
The present inventors have discovered that the drawbacks of the prior art can be overcome by applying a silicone film-forming coating liquid onto an uneven insulating layer, and have completed the present invention based on this knowledge. That is, the present invention provides a first conductive wiring layer on a semiconductor substrate, coats the entire surface of the substrate with an insulating layer that is thicker than the wiring layer, and further coats the silicone film-forming coating liquid on top of the insulating layer. After depositing and thereby forming a substantially flat surface, the conductive wiring layer is etched from above to an extent that the conductive wiring layer is not exposed to form a flat surface, a second conductive wiring layer is provided, and if necessary, the following steps are performed. The present invention also provides a method for manufacturing a multilayer wiring board, which is characterized by forming multiple layers in the same manner.
まず半導体基体上に常法によりアルミニウム、
白金シリサイド、タングステン等の導電性材料に
よる配線が形成され、その上に絶縁層として例え
ばリンケイ酸ガラス（PSG）、ホウケイ酸ガラス
（BSG）、あるいはシリコン窒化物等をCVD法
（ケミカル ベーパー デポジシヨン法）あるい
はプラズマCVD法等により形成する。このとき
前記の導電性配線層の厚みよりも多少絶縁層の方
を厚くすることが好ましい。得られた絶縁層の形
状は半導体基体上に導電性配線層が形成されて得
られた凹凸の形状に類似している。この凹凸の形
状における凹部に本発明の特徴とするシリコーン
系被膜形成用塗布液を用いて塗布する。このよう
なと塗布法は凹部を埋めるのに有効である。
First, aluminum is coated on a semiconductor substrate by a conventional method.
Wiring is formed using a conductive material such as platinum silicide or tungsten, and an insulating layer made of, for example, phosphosilicate glass (PSG), borosilicate glass (BSG), or silicon nitride is deposited on top of it using the CVD method (chemical vapor deposition method). Alternatively, it is formed by a plasma CVD method or the like. At this time, it is preferable to make the insulating layer somewhat thicker than the conductive wiring layer. The shape of the obtained insulating layer is similar to the shape of unevenness obtained when a conductive wiring layer is formed on a semiconductor substrate. A coating solution for forming a silicone film, which is a feature of the present invention, is applied to the concave portions of this uneven shape. This coating method is effective for filling in recesses.
本発明で用いることのできるシリコーン系被膜
形成用塗布液としては、種々の物が使用できる
が、具体的にはアルコキシシラノール、オルガノ
シラノール、シイコンラダーポリマー、シリコー
ンポリマー、アルコキシシランプレポリマーがあ
り、これらは通常有機溶媒に溶解された塗布液と
して用いられる。これらの塗布液は適用性の点か
ら、スピンナーにより基体に塗布するのが好まし
い。 Various silicone film-forming coating liquids can be used in the present invention, and specific examples include alkoxysilanols, organosilanols, silicone ladder polymers, silicone polymers, and alkoxysilane prepolymers. These are usually used as a coating solution dissolved in an organic solvent. From the viewpoint of applicability, these coating liquids are preferably applied to the substrate using a spinner.
多層配線板とするには前述した理由により前記
絶縁層の凹部を埋めなければ微細パターンの配線
を形成することができないので、シリコーン系被
膜は導電性配線層の厚みよりも厚くなるような被
膜形成用塗布液を選択する必要がある。特に厚い
被膜を形成するには被膜にクラツクの発生が少な
いものを選ぶべきで、特開昭58−98367号公報記
載の水酸基を３個有するシラノール化合物を主体
とし、さらに水酸基を２個有するシラノール化合
物を含む混合物を有機溶剤に溶解し、これを加熱
してシラノール化合物を濃縮し、かつ脱水縮合さ
せて得られるシリコーン系オリゴマーを含有する
塗布液を使用するのが好ましく、それに該当する
ものとしてOCDType−７（東京応化工業(株)製）
が実用的である。絶縁層の凹部にシリコーン系被
膜が形成されると表面がほぼ平坦化する。 In order to make a multilayer wiring board, for the reasons mentioned above, it is not possible to form fine pattern wiring unless the recesses of the insulating layer are filled, so the silicone film must be formed so that it is thicker than the conductive wiring layer. It is necessary to select a coating solution for In order to form a particularly thick film, it is necessary to select a film that causes fewer cracks in the film, such as a silanol compound that is mainly composed of a silanol compound that has three hydroxyl groups and also has two hydroxyl groups as described in JP-A-58-98367. It is preferable to use a coating liquid containing a silicone-based oligomer obtained by dissolving a mixture containing a silicone oligomer in an organic solvent, heating it to concentrate the silanol compound, and dehydrating it. 7 (manufactured by Tokyo Ohka Kogyo Co., Ltd.)
is practical. When a silicone film is formed in the recessed portion of the insulating layer, the surface becomes substantially flat.
次にシリコーン系被膜を通常の方法、例えば軟
式のプラズマあるいはリアクテイブ イオンエツ
チング法（RIE）または湿式のエツチング液に浸
漬する方法により蝕刻する。これは絶縁層表面を
平坦化するためのもので上部からエツチング除去
するが望ましくは凹部の絶縁層が現出し、しかも
第１の導電性配線層が裸出しなうようにエツチン
グを終了させれば絶縁層で覆われたままとなつて
半導体デバイスの多層配線板を製作するのに有利
である。また上部からのエツチング除去の過程に
おいて、第１の導電性配線層が裸出したときには
絶縁層をその上にあらためて設ければ本発明の目
的を達成することができる。半導体デバイスにお
いて耐電圧が強く望まれる場合にはエツチング後
にCVD法等により絶縁層をより厚くすることが
好ましい。プラズマエツチングの１例を示せばエ
ツチングガスとして、フレオン系ガスに酸素ガス
あるいは窒素ガス、アルゴンガス等を適宜混合し
て導入し、プラズマ化してエツチングする。また
湿式のエツチング方法としては、フツ化水素酸、
フツ化アンモニウムおよび界面活性剤を混合して
なる溶液に浸漬し、必要によりかきまぜることに
より、絶縁層とシリコーン系被膜をほぼ同程度の
エツチング速度でエツチングすることができる。 The silicone coating is then etched in a conventional manner, such as by soft plasma or reactive ion etching (RIE), or by immersion in a wet etching solution. This is to flatten the surface of the insulating layer, and is removed by etching from the top. Ideally, the etching should be completed so that the insulating layer in the recesses is exposed and the first conductive wiring layer is not exposed. It remains covered with an insulating layer and is advantageous for producing multilayer wiring boards for semiconductor devices. Furthermore, when the first conductive wiring layer is exposed in the process of etching away from the top, the object of the present invention can be achieved by providing an insulating layer on top of the first conductive wiring layer. If a high withstand voltage is desired in a semiconductor device, it is preferable to make the insulating layer thicker by CVD or the like after etching. An example of plasma etching is to introduce a suitable mixture of Freon gas, nitrogen gas, argon gas, etc. as an etching gas, convert it into plasma, and perform etching. In addition, wet etching methods include hydrofluoric acid,
By immersing it in a solution containing a mixture of ammonium fluoride and a surfactant and stirring if necessary, the insulating layer and the silicone coating can be etched at approximately the same etching rate.
このようにして得られた平坦化された絶縁層上
に導電性材料の被膜を形成し、ホトリソグラフイ
法により所望のパターンを形成して第２の導電性
配線層を設けるように順次処理することによつて
多層配線板を得ることができる。 A film of a conductive material is formed on the flattened insulating layer thus obtained, and a desired pattern is formed by photolithography to provide a second conductive wiring layer. By this, a multilayer wiring board can be obtained.
本発明方法によれば半導体デバイスの製造工程
で生じるすべての段差を平坦化するのに有効であ
る。例えば素子分離用の溝を完全に絶縁膜で埋め
込み、その表面を平坦にすることも可能である。
また多層配線板としたときの層間における信頼性
は大であることは勿論である。
The method of the present invention is effective in flattening all steps that occur during the manufacturing process of semiconductor devices. For example, it is also possible to completely fill the trench for element isolation with an insulating film and make the surface flat.
Furthermore, it goes without saying that reliability between layers is high when used as a multilayer wiring board.
次に本発明を具体的に示すために実施例を示す
が、これによつて本発明は何ら制限を受けるもの
ではない。 EXAMPLES Next, Examples will be shown to concretely illustrate the present invention, but the present invention is not limited thereby.
実施例 １
酸化被膜を有するシリコンウエハ（半導体基
体）１上にアルミニウムを蒸着法にて1.0μｍの厚
みに被着し、しかる後にホノリソグラフイ法によ
り所望の配線パターン２を形成する（第１導電性
配線層）。この基板の上にCVDPSG膜３を約1.5μ
ｍの厚みとなるように形成し、次にシリコーン系
被膜形成用塗布液（OCDType−７）４をスピン
コーテイングし、150℃中でプレベーキングして
塗布液中の有機溶媒を揮散せしめ、さらに窒素ガ
ス雰囲気中で300℃に保存された加熱炉に移して
焼成硬化せしめ、約1μｍのシリコーン系被膜を
得た。このときの表面はほぼ平坦化されていた。Example 1 Aluminum is deposited on a silicon wafer (semiconductor substrate) 1 having an oxide film to a thickness of 1.0 μm by vapor deposition, and then a desired wiring pattern 2 is formed by honolithography (first conductive layer). wiring layer). Approximately 1.5μ of CVDPSG film 3 is placed on this substrate.
m thickness, and then spin-coated with a silicone coating solution (OCD Type-7) 4, pre-baked at 150°C to volatilize the organic solvent in the coating solution, and then heated with nitrogen. The mixture was transferred to a heating furnace kept at 300° C. in a gas atmosphere and baked to harden to obtain a silicone-based coating with a thickness of approximately 1 μm. At this time, the surface was almost flat.
次に97重量％のCF4と３重量％のO2とからなる
混合ガスを用いてRIE（カソード カツプリング）
を行つた。このときの条件は東京応化工業(株)製プ
ラズマエツチング装置のOAPM−400を用い、真
空度を0.15Torrで12分間行つた。その結果は上
部から0.84μｍエツチングされていたが表面Ａは
極めて平滑であつた。また第１の導電性配線層は
裸出していなかつた。 Next, RIE (cathode coupling) was performed using a gas mixture consisting of 97% by weight CF 4 and 3% by weight O 2 .
I went there. The conditions at this time were to use a plasma etching apparatus OAPM-400 manufactured by Tokyo Ohka Kogyo Co., Ltd., and perform the etching at a vacuum level of 0.15 Torr for 12 minutes. The results showed that surface A was etched by 0.84 μm from the top, but surface A was extremely smooth. Further, the first conductive wiring layer was not exposed.
その後常法により第２の導電性配線層を設ける
ことにより２層の多層配線板が得られた。 Thereafter, a second conductive wiring layer was provided by a conventional method to obtain a two-layer multilayer wiring board.
実施例 ２
実施例１と同様に処理されて形成された凹凸形
状を有するPSG膜上に、信越化学(株)製シリコー
ン系ポリマーKR9218の10ｇおよび東京応化工業
(株)製酸化ケイ素系被膜形成用塗布液のOCDType
−６ 100ｇを2000rpmでスピンコーテイングし、
150℃で60分間プレベークした。続いて窒素雰囲
気中250℃で30分間焼成し、ほぼ平坦な表面を得
た。Example 2 10 g of silicone polymer KR9218 manufactured by Shin-Etsu Chemical Co., Ltd. and Tokyo Ohka Kogyo Co., Ltd.
Co., Ltd. OCD Type of coating liquid for forming silicon oxide film
-6 Spin coating 100g at 2000rpm,
Prebaked at 150°C for 60 minutes. Subsequently, it was fired for 30 minutes at 250°C in a nitrogen atmosphere to obtain a substantially flat surface.
次に実施例１と同様にエツチングしたところ、
表面の平滑性が向上した。 Next, when etched in the same manner as in Example 1,
Improved surface smoothness.
実施例 ３
実施例１におけるエツチングを次の組成からな
るエツチング液を用いて10分間処理した以外は実
施例１と同様に行つた。Example 3 The same procedure as in Example 1 was carried out except that the etching in Example 1 was carried out for 10 minutes using an etching solution having the following composition.
25重量％フツ化水素酸 10ｇ
フツ化アンモニウム 50ｇ
エチレングリコールモノメチルエーテル 80ｇ
その結果エツチング前より平滑度が一層向上し
た。25% by weight hydrofluoric acid 10 g Ammonium fluoride 50 g Ethylene glycol monomethyl ether 80 g As a result, the smoothness was further improved than before etching.
この後常法により第２の導電性配線層を設けて
多層配線板が得られた。 Thereafter, a second conductive wiring layer was provided by a conventional method to obtain a multilayer wiring board.
第１図〜第３図は本発明の第１の導電性配線層
を設けて平坦化するまでの状況を示す断面図であ
る。
１……基体、２……第１の導電性配線層、３…
…絶縁層、４……塗布液、Ａ……蝕刻後の表面。
FIGS. 1 to 3 are cross-sectional views showing the state from the provision of the first conductive wiring layer of the present invention until planarization. DESCRIPTION OF SYMBOLS 1... Base body, 2... First conductive wiring layer, 3...
...Insulating layer, 4...Coating liquid, A...Surface after etching.
Claims (1)
け、該基体上全面に厚さが該配線層よりも厚い絶
縁層を被覆し、さらにその上にシリコーン系被膜
形成用塗布液を被着し、それによつてほぼ平坦な
表面を形成した後、上部から上記導電性配線層が
裸出しない程度に蝕刻して平坦化し、第２の導電
性配線層を設け、さらに必要ならば以下同様にし
て多層化することを特徴とする多層配線板の製造
方法。1. A first conductive wiring layer is provided on a semiconductor substrate, the entire surface of the substrate is coated with an insulating layer that is thicker than the wiring layer, and a coating liquid for forming a silicone film is further applied thereon. After a substantially flat surface is formed by this, the conductive wiring layer is etched from above to an extent that the conductive wiring layer is not exposed, and the second conductive wiring layer is formed. A method for producing a multilayer wiring board, characterized in that the multilayer wiring board is made into multiple layers.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22920583A JPS60121795A (en) | 1983-12-06 | 1983-12-06 | Method of producing multilayer circuit board |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22920583A JPS60121795A (en) | 1983-12-06 | 1983-12-06 | Method of producing multilayer circuit board |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60121795A JPS60121795A (en) | 1985-06-29 |
| JPH0534839B2 true JPH0534839B2 (en) | 1993-05-25 |
Family
ID=16888461
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22920583A Granted JPS60121795A (en) | 1983-12-06 | 1983-12-06 | Method of producing multilayer circuit board |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60121795A (en) |
Families Citing this family (2)
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|---|---|---|---|---|
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|---|---|---|---|---|
| JPS5133575A (en) * | 1974-09-17 | 1976-03-22 | Nippon Telegraph & Telephone | Tasohaisenkozo |
| JPS5892239A (en) * | 1981-11-27 | 1983-06-01 | Mitsubishi Electric Corp | Manufacture of semiconductor device |
| JPS5893328A (en) * | 1981-11-30 | 1983-06-03 | Toshiba Corp | Method of flattening insulating layer |
| JPS5895839A (en) * | 1981-12-01 | 1983-06-07 | Nec Corp | Manufacture of semiconductor device |
-
1983
- 1983-12-06 JP JP22920583A patent/JPS60121795A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60121795A (en) | 1985-06-29 |
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