JPH0535618B2 - - Google Patents
Info
- Publication number
- JPH0535618B2 JPH0535618B2 JP59260567A JP26056784A JPH0535618B2 JP H0535618 B2 JPH0535618 B2 JP H0535618B2 JP 59260567 A JP59260567 A JP 59260567A JP 26056784 A JP26056784 A JP 26056784A JP H0535618 B2 JPH0535618 B2 JP H0535618B2
- Authority
- JP
- Japan
- Prior art keywords
- output
- bit
- input
- bits
- judgment
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
- H04L7/041—Speed or phase control by synchronisation signals using special codes as synchronising signal
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Time-Division Multiplex Systems (AREA)
- Synchronisation In Digital Transmission Systems (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、フレーム同期回路に入力するデイジ
タル信号列の前方および後方保護手段に関する。
本発明は主としてPCM通信装置のフレーム同期
検出に利用される。
タル信号列の前方および後方保護手段に関する。
本発明は主としてPCM通信装置のフレーム同期
検出に利用される。
従来例フレーム同期回路の構成を第３図に示
す。ｍビツトのフレーム同期ワードを有するデイ
ジタル信号列５００はこの信号列５００と同期し
たクロツク５１０によりｍビツトのシフトレジス
タ４でｍビツトシフトされる。シフトレジスタ４
のQ1〜Qn出力１４０はデコーダ５により同期ワ
ードが否かが判定される。この判定出力１５０
は、フレーム同期ワードを検査すべき時点の示す
フレーム同期位置信号５２０をシフトクロツクと
するＮビツトのシフトレジスタ６に入力される。
ここで、同期保護を前方N1段、後方N2段（N1、
N2≦Ｎ）とするとフレーム同期ワードを検査す
べき時点にフレーム同期ワードがない状態がN1
回連続すれば、シフトレジスタ６の出力〜N1
１６０がすべて「１」になり、その論理値は
「１」にあるので、フリツプフロツプ９はリセツ
トされ判定出力１９０は「０」となる。またフレ
ーム同期ワードがある状態がN2回連続すると、
シフトレジスタ９の出力Q1〜QNZ１６１が全て
「１」になり、その論理積出力１８０も「１」に
なるので、フリツプフロツプ９はセツトされ判定
出力１９０は「１」になる。またフレーム同期パ
ターンがN1回より少なく連続して到来しないと
きおよびN2回より少なく連続して到来したとき
は、フリツプフロツプ９のＲ入力およびＳ入力は
ともに「０」でその出力１９０は変化しない。
す。ｍビツトのフレーム同期ワードを有するデイ
ジタル信号列５００はこの信号列５００と同期し
たクロツク５１０によりｍビツトのシフトレジス
タ４でｍビツトシフトされる。シフトレジスタ４
のQ1〜Qn出力１４０はデコーダ５により同期ワ
ードが否かが判定される。この判定出力１５０
は、フレーム同期ワードを検査すべき時点の示す
フレーム同期位置信号５２０をシフトクロツクと
するＮビツトのシフトレジスタ６に入力される。
ここで、同期保護を前方N1段、後方N2段（N1、
N2≦Ｎ）とするとフレーム同期ワードを検査す
べき時点にフレーム同期ワードがない状態がN1
回連続すれば、シフトレジスタ６の出力〜N1
１６０がすべて「１」になり、その論理値は
「１」にあるので、フリツプフロツプ９はリセツ
トされ判定出力１９０は「０」となる。またフレ
ーム同期ワードがある状態がN2回連続すると、
シフトレジスタ９の出力Q1〜QNZ１６１が全て
「１」になり、その論理積出力１８０も「１」に
なるので、フリツプフロツプ９はセツトされ判定
出力１９０は「１」になる。またフレーム同期パ
ターンがN1回より少なく連続して到来しないと
きおよびN2回より少なく連続して到来したとき
は、フリツプフロツプ９のＲ入力およびＳ入力は
ともに「０」でその出力１９０は変化しない。
この回路はPCM通信装置の同期パターン検出
に用いられ、同期パターンが連続してN1回検出
されてはじめて同期検出の出力を送出し、同期パ
ターンが連続してN2回検出されないときにはじ
めて同期非検出の出力を送出して、スプリアスに
より同期乱れにその都度追従することのない安定
な同期判定を行うものである。
に用いられ、同期パターンが連続してN1回検出
されてはじめて同期検出の出力を送出し、同期パ
ターンが連続してN2回検出されないときにはじ
めて同期非検出の出力を送出して、スプリアスに
より同期乱れにその都度追従することのない安定
な同期判定を行うものである。
このような回路構成で実現された前方N1段、
後方N2段のリセツト型フレーム同期保護回路に
は、 (1) 同期ワードの変更が困難である、それにはデ
コータを変更しなければならない、 (2) 前方および後方保護段数の変更が困難であ
る、それにはシフトレジスタを変更しなければ
ならない、 (3) 回路が複雑である などの欠点がある。
後方N2段のリセツト型フレーム同期保護回路に
は、 (1) 同期ワードの変更が困難である、それにはデ
コータを変更しなければならない、 (2) 前方および後方保護段数の変更が困難であ
る、それにはシフトレジスタを変更しなければ
ならない、 (3) 回路が複雑である などの欠点がある。
本発明はこれらの欠点を改善するもので、簡単
な回路構成でフレーム同期ワードの変更および前
方および後方保護段数の変更を容易に実行できる
フレーム同期回路を提供することを目的とする。
な回路構成でフレーム同期ワードの変更および前
方および後方保護段数の変更を容易に実行できる
フレーム同期回路を提供することを目的とする。
本発明は、ｍビツトのフレーム同期ワードを有
するデイジタル信号列をｍビツト毎の並列信号に
変換するシフトレジスタと、この並列信号に同期
ワードが検出される状態がN1回連続するときに
一論理値を出力し、この並列信号に同期ワードが
検出されない状態がN2回連続するときに他論理
値を出力し、それ以外のときには前出力を保持す
る判定論理の判定手段とを備えたフレーム同期判
定回路で、前述の問題点を解決するための手段と
して、上記判定手段は、少なくともｍ＋ｎ＋２ビ
ツト（ｎはN1およびN2の大きい方以上の整数）
のアドレス入力およびｎ＋２ビツトの出力を含む
プログラマブル読出専用メモリと、この読出専用
メモリのｎビツトの出力のフレーム周期位置信号
のタイミングでラツチし、この出力が上記読出専
用メモリの残りのｎビツトのアドレス入力に接続
されたｎビツトのフリツプフロツプとを備え、上
記読出専用メモリの残りの２ビツトはそのアドレ
ス入力の残りの２ビツトに帰還接続され、この２
ビツトのうちの１ビツトが判定出力に接続され、
上記読出専用メモリは、上記ｍビツトのアドレス
入力に同期ワードパターンが入力されるごとに上
記ｎビツトの出力の第一の端子から順に一論理値
が出力され、連続してN1個の同期ワードパター
ンが入力されることにより、上記判定出力端子に
一論理値が出力され、上記ｍビツトのアドレス入
力に非同期ワードパターンが入力されるごとに上
記ｎビツトの出力の第一の端子から順に他論理値
が出力され、連続してN2個の非同期ワードパタ
ーンの入力されることにより上記判定出力端子に
他論理値が出力される構成であり、上記読出専用
メモリには、上記判定論理に対応するパターンが
記憶され、この記録パターンとして、上記アドレ
ス入力のうち上記シフトレジスタからの入力が同
期ワードパターンであつて、上記フリツプフロツ
プから入力されるｎビツトのアドレス入力のうち
N1ビツトが一の論理値でかつ上記帰還接続され
る判定出力とは別の他の１ビツトが他論理値であ
る場合に、上記判定出力として上記一論理値を出
力し、上記アドレス入力のうち上記シフトレジス
タからの入力が同期ワードパターンでなく、上記
フリツプフロツプから入力されるｎビツトのアド
レス入力のうちN2ビツトの論理積が他論理値で
あり、上記帰還接続される判定出力とは別の他の
１ビツトが一論理値である場合に、上記判定出力
として上記他論理値を出力する判定論理のパター
ンが記憶されたことを特徴とする。
するデイジタル信号列をｍビツト毎の並列信号に
変換するシフトレジスタと、この並列信号に同期
ワードが検出される状態がN1回連続するときに
一論理値を出力し、この並列信号に同期ワードが
検出されない状態がN2回連続するときに他論理
値を出力し、それ以外のときには前出力を保持す
る判定論理の判定手段とを備えたフレーム同期判
定回路で、前述の問題点を解決するための手段と
して、上記判定手段は、少なくともｍ＋ｎ＋２ビ
ツト（ｎはN1およびN2の大きい方以上の整数）
のアドレス入力およびｎ＋２ビツトの出力を含む
プログラマブル読出専用メモリと、この読出専用
メモリのｎビツトの出力のフレーム周期位置信号
のタイミングでラツチし、この出力が上記読出専
用メモリの残りのｎビツトのアドレス入力に接続
されたｎビツトのフリツプフロツプとを備え、上
記読出専用メモリの残りの２ビツトはそのアドレ
ス入力の残りの２ビツトに帰還接続され、この２
ビツトのうちの１ビツトが判定出力に接続され、
上記読出専用メモリは、上記ｍビツトのアドレス
入力に同期ワードパターンが入力されるごとに上
記ｎビツトの出力の第一の端子から順に一論理値
が出力され、連続してN1個の同期ワードパター
ンが入力されることにより、上記判定出力端子に
一論理値が出力され、上記ｍビツトのアドレス入
力に非同期ワードパターンが入力されるごとに上
記ｎビツトの出力の第一の端子から順に他論理値
が出力され、連続してN2個の非同期ワードパタ
ーンの入力されることにより上記判定出力端子に
他論理値が出力される構成であり、上記読出専用
メモリには、上記判定論理に対応するパターンが
記憶され、この記録パターンとして、上記アドレ
ス入力のうち上記シフトレジスタからの入力が同
期ワードパターンであつて、上記フリツプフロツ
プから入力されるｎビツトのアドレス入力のうち
N1ビツトが一の論理値でかつ上記帰還接続され
る判定出力とは別の他の１ビツトが他論理値であ
る場合に、上記判定出力として上記一論理値を出
力し、上記アドレス入力のうち上記シフトレジス
タからの入力が同期ワードパターンでなく、上記
フリツプフロツプから入力されるｎビツトのアド
レス入力のうちN2ビツトの論理積が他論理値で
あり、上記帰還接続される判定出力とは別の他の
１ビツトが一論理値である場合に、上記判定出力
として上記他論理値を出力する判定論理のパター
ンが記憶されたことを特徴とする。
本発明はプログラマブル読出専用メモリ（以
下、「PROM」という。）のアドレス入力に並列
同期ワードを与える。この同期ワードが正しい同
期ワードパターンであるときに、１番目の出力の
１ビツトに一論理値が出るようにPROMをプロ
グラムしておく。この１番目の出力１ビツロはフ
レーム同期位置信号のタイミングでタツチされ
て、PROMの別のアドレス１ビツトに帰還され
る。このアドレスに上記一論理値があり、なおか
つ並列同期ワードが正しい同期ワードパターンで
あるときに、２番目の出力の１ビツトに一論理値
が出るようにプログラムしておく。この出力はフ
レーム同期位置信号タイミングでラツチされて、
PROMのさらに別のアドレス１ビツトに帰還さ
れる。これをN1回つづけると、PROMの出力は
同期判定信号となる。
下、「PROM」という。）のアドレス入力に並列
同期ワードを与える。この同期ワードが正しい同
期ワードパターンであるときに、１番目の出力の
１ビツトに一論理値が出るようにPROMをプロ
グラムしておく。この１番目の出力１ビツロはフ
レーム同期位置信号のタイミングでタツチされ
て、PROMの別のアドレス１ビツトに帰還され
る。このアドレスに上記一論理値があり、なおか
つ並列同期ワードが正しい同期ワードパターンで
あるときに、２番目の出力の１ビツトに一論理値
が出るようにプログラムしておく。この出力はフ
レーム同期位置信号タイミングでラツチされて、
PROMのさらに別のアドレス１ビツトに帰還さ
れる。これをN1回つづけると、PROMの出力は
同期判定信号となる。
並列同期ワードがN2回にわたり正しくないと
きにも同様のことが反対論理で行われる。
きにも同様のことが反対論理で行われる。
さらに、PROMの残り２ビツトの出力がその
アドレス入力に帰還接続されることにより、出力
を保持する動作が行われる。
アドレス入力に帰還接続されることにより、出力
を保持する動作が行われる。
この構成では、素子はPROMのフリツプフロ
ツプのみであり、この構成が簡単化され、さらに
PROMの内容を変更することにより、同期ワー
ドを変更、保護段数の変更に容易に対応できる。
ツプのみであり、この構成が簡単化され、さらに
PROMの内容を変更することにより、同期ワー
ドを変更、保護段数の変更に容易に対応できる。
以下、本発明実施回路を図面に基づいて説明す
る。
る。
第１図はこの実施例回路の構成を示すブロツク
構成図である。第２図はこの実施例回路に備わる
PROMに書込まれるデータとアドレスの対照表
であり、図中の符号Ｆはフレーム同期ワードを示
し、符号はフレーム同期ワード以外を示す。
構成図である。第２図はこの実施例回路に備わる
PROMに書込まれるデータとアドレスの対照表
であり、図中の符号Ｆはフレーム同期ワードを示
し、符号はフレーム同期ワード以外を示す。
次に、この実施例回路の構成を第１図に基づい
て説明する。
て説明する。
この実施例回路は、フレーム同期ワード数ｍを
ｍ＝８、前方保護段数N1をN1＝４および後方保
護段数N2をN2＝２とするフレーム同期回路であ
る。この実施例回路は、シフトレジスタ１と、
PROM２と、フリツプフロツプ３と、デイジタ
ル信号列入力端子５０と、クロツク信号入力端子
５１と、フレーム同期位置信号入力端子５２と、
判定出力端子５３とを備える。ここで、シフトレ
ジスタ１は８ビツト構成であり、PROM２は128
キロバイトの記憶容量を有し、フリツプフロツプ
３は４ビツト構成である。
ｍ＝８、前方保護段数N1をN1＝４および後方保
護段数N2をN2＝２とするフレーム同期回路であ
る。この実施例回路は、シフトレジスタ１と、
PROM２と、フリツプフロツプ３と、デイジタ
ル信号列入力端子５０と、クロツク信号入力端子
５１と、フレーム同期位置信号入力端子５２と、
判定出力端子５３とを備える。ここで、シフトレ
ジスタ１は８ビツト構成であり、PROM２は128
キロバイトの記憶容量を有し、フリツプフロツプ
３は４ビツト構成である。
デイジタル信号列入力端子５０はシフトレジス
タ１の第一の入力Ｄに接続され、クロツク信号入
力端子５１はシフトレジスタ１の第二の入力Ｃに
接続される。シフトレジスタ１の第ｉ（ただし、
１≦ｉ≦８）の出力はPROM２の第ｉの入力に
接続され、PROMの第ｊ（ただし、０≦ｊ≦３）
の出力はフリツプフロツプ３の第ｊの入力に接続
される。
タ１の第一の入力Ｄに接続され、クロツク信号入
力端子５１はシフトレジスタ１の第二の入力Ｃに
接続される。シフトレジスタ１の第ｉ（ただし、
１≦ｉ≦８）の出力はPROM２の第ｉの入力に
接続され、PROMの第ｊ（ただし、０≦ｊ≦３）
の出力はフリツプフロツプ３の第ｊの入力に接続
される。
フレーム同期位置信号入力端子５２はフリツプ
フロツプ３の第五の入力に接続される。フリツプ
フロツプ３の第一の出力Q9はPROM２の第九の
入力A8に接続され、フリツプフロツプ３の第二
の出力Q10はPROM２の第十の入力A9に接続さ
れ、フリツプフロツプ３の第三の出力Q11は
PROM２の第十一の入力A10に接続され、フリツ
プフロツプ３の第四の出力Q12はPROM２の第十
二の入力A11に接続される。PROM２の第五の出
力O4は判定出力端子５３及びPROM２の第十三
の入力A12に接続され、PROM２の第六の出力O5
はPROM２の第十四の入力A13に接続される。
フロツプ３の第五の入力に接続される。フリツプ
フロツプ３の第一の出力Q9はPROM２の第九の
入力A8に接続され、フリツプフロツプ３の第二
の出力Q10はPROM２の第十の入力A9に接続さ
れ、フリツプフロツプ３の第三の出力Q11は
PROM２の第十一の入力A10に接続され、フリツ
プフロツプ３の第四の出力Q12はPROM２の第十
二の入力A11に接続される。PROM２の第五の出
力O4は判定出力端子５３及びPROM２の第十三
の入力A12に接続され、PROM２の第六の出力O5
はPROM２の第十四の入力A13に接続される。
次に、この実施例回路の動作を第１図に基づい
て説明する。
て説明する。
８ビツトのシフトレジスタ１では、８ビツトの
フレーム同期ワードがそれを含むデイジタル信号
列５００に同期したクロツク５１０により１ビツ
トずつシフトされて信号１１０が出力される。
PROM２では、そのアドレス入力端子A0〜A7に
シフトレジスタ１の出力信号１１０が入力され、
この入力が同期ワードに一致したときに、
PROM２の端子O0の出力１２１が「１」になり、
一致しないときには「０」が出力されるようにな
るPROM２はプログラムされている。さらに
PROM２のアドレス入力端子A8の入力１３１が
「１」のときに端子O1が出力１２２が「１」にな
り、この入力が「０」のときに「０」が出力され
る。端子O2からはアドレス入力端子A9の入力１
３２に一致した信号１２３が出力され、端子O3
からアドレス入力端子A10の入力１３３に一致し
た信号１２４が出力される。端子O4の出力１２
５はアドレス入力端子A13の入力１２６が「０」
でアドレス入力端子A8〜A11の入力１３１〜１３
４の全てが「０」でないときのみ「１」になり、
それ以外のときには「０」が出力される。また端
子O5の出力１２６はアドレス入力端子A12の入力
１２５が「０」でアドレス入力端子A8およびA9
の入力１３１および１３２の論理積が「０」の場
合のみ「１」になり、それ以外のときは「０」に
なる。
フレーム同期ワードがそれを含むデイジタル信号
列５００に同期したクロツク５１０により１ビツ
トずつシフトされて信号１１０が出力される。
PROM２では、そのアドレス入力端子A0〜A7に
シフトレジスタ１の出力信号１１０が入力され、
この入力が同期ワードに一致したときに、
PROM２の端子O0の出力１２１が「１」になり、
一致しないときには「０」が出力されるようにな
るPROM２はプログラムされている。さらに
PROM２のアドレス入力端子A8の入力１３１が
「１」のときに端子O1が出力１２２が「１」にな
り、この入力が「０」のときに「０」が出力され
る。端子O2からはアドレス入力端子A9の入力１
３２に一致した信号１２３が出力され、端子O3
からアドレス入力端子A10の入力１３３に一致し
た信号１２４が出力される。端子O4の出力１２
５はアドレス入力端子A13の入力１２６が「０」
でアドレス入力端子A8〜A11の入力１３１〜１３
４の全てが「０」でないときのみ「１」になり、
それ以外のときには「０」が出力される。また端
子O5の出力１２６はアドレス入力端子A12の入力
１２５が「０」でアドレス入力端子A8およびA9
の入力１３１および１３２の論理積が「０」の場
合のみ「１」になり、それ以外のときは「０」に
なる。
以上のように各アドレスに対する出力を
PROM２に書込んでおき、PROM２の出力１２
１〜１２４をそれぞれ４ビツトのＤ型フリツプフ
ロツプ３のＤ入力D1〜D4に入力し、フレームパ
ターンを検査すべき時点を示すフレーム同期位置
信号５２０でラツチし、その出力１３１〜１３４
をPROM２のアドレス入力端子A8〜A11に接続す
ると、出力１２２〜１２４は入力１３１をデータ
入力としフレーム同期位置信号５２０をシフトク
ロツクするとシフトレジスタの出力のように動作
する。また端子O4がアドレス入力端子A12に、ま
た端子O5がアドレス入力端子A13に接続されてい
るので、出力１２５は入力１３１および１３２を
セツト入力とし入力１３１と、入力１３２と、入
力１３３と入力１３４の論理積の否定値をリセツ
ト入力とするＲ−Ｓ型フリツプフロツプのＱ出力
になる。すなわち、端子O4の出力１２５は同期
外れと判定されたとき「０」になり、同期状態と
判定された場合に「１」になる。
PROM２に書込んでおき、PROM２の出力１２
１〜１２４をそれぞれ４ビツトのＤ型フリツプフ
ロツプ３のＤ入力D1〜D4に入力し、フレームパ
ターンを検査すべき時点を示すフレーム同期位置
信号５２０でラツチし、その出力１３１〜１３４
をPROM２のアドレス入力端子A8〜A11に接続す
ると、出力１２２〜１２４は入力１３１をデータ
入力としフレーム同期位置信号５２０をシフトク
ロツクするとシフトレジスタの出力のように動作
する。また端子O4がアドレス入力端子A12に、ま
た端子O5がアドレス入力端子A13に接続されてい
るので、出力１２５は入力１３１および１３２を
セツト入力とし入力１３１と、入力１３２と、入
力１３３と入力１３４の論理積の否定値をリセツ
ト入力とするＲ−Ｓ型フリツプフロツプのＱ出力
になる。すなわち、端子O4の出力１２５は同期
外れと判定されたとき「０」になり、同期状態と
判定された場合に「１」になる。
以上この発明について実施例回路を用いて説明
したが、これはこの発明を説明するためのもので
あつて、この発明を限定するものではなく、この
発明は特許請求の範囲のすべてに及ぶ。
したが、これはこの発明を説明するためのもので
あつて、この発明を限定するものではなく、この
発明は特許請求の範囲のすべてに及ぶ。
本発明は以上説明したように、回路構成の簡略
化が図られるので信頼度が向上し、さらに、フレ
ーム同期ワードの変更ならびに前方保護段数およ
び後方保護段数の変更の際にPROMの内容を書
き換えるだけで対処することができるので設定操
作を容易にする効果がある。
化が図られるので信頼度が向上し、さらに、フレ
ーム同期ワードの変更ならびに前方保護段数およ
び後方保護段数の変更の際にPROMの内容を書
き換えるだけで対処することができるので設定操
作を容易にする効果がある。
第１図は本発明実施例回路の構成を示す回路接
続図。第２図は本発明実施例回路に備わる
PROMに書込まれるデータとアドレスとの対照
表。第３図は従来例回路の構成を示す回路接続
図。 １，４，６……シフトレジスタ、２……
PROM、３，９……フリツプフロツプ、５……
デコーダ、７，８……アンドゲート、５０……デ
イジタル信号列入力端子、５１……クロツク信号
入力端子、５２……フレーム同期位置信号入力端
子、５３……判定出力端子。
続図。第２図は本発明実施例回路に備わる
PROMに書込まれるデータとアドレスとの対照
表。第３図は従来例回路の構成を示す回路接続
図。 １，４，６……シフトレジスタ、２……
PROM、３，９……フリツプフロツプ、５……
デコーダ、７，８……アンドゲート、５０……デ
イジタル信号列入力端子、５１……クロツク信号
入力端子、５２……フレーム同期位置信号入力端
子、５３……判定出力端子。
Claims (1)
- 【特許請求の範囲】 １ ｍビツトのフレーム同期ワードを有するデイ
ジタル信号列をｍビツト毎の並列信号に変換する
シフトレジスタと、 この並列信号に同期ワードが検出される状態が
N1回連続するときに一論理値を出力し、この並
列信号に同期ワードが検出されない状態がN2回
連続するときに他論理値を出力し、それ以外のと
きには前出力を保持する判定論理の判定手段と を備えたフレーム同期判定回路において、 上記判定手段は、 少なくともｍ＋ｎ＋２ビツト（ｎはN1および
N2の大きい方以上の整数）のアドレス入力およ
びｎ＋２ビツトの出力を含むプログラマブル読出
専用メモリと、 この読出専用メモリのｎビツトの出力をフレー
ム周期位置信号のタイミングでラツチし、その出
力が上記読出専用メモリの残りのｎビツトのアド
レス入力にそれぞれ接続されたｎビツトのフリツ
プフロツプと、 を備え、 上記読出専用メモリの残りの２ビツトはそのア
ドレス入力の残りの２ビツトに帰還接続され、 この２ビツトのうちの１ビツトが判定出力に接
続され、 上記読出専用メモリは、上記ｍビツトのアドレ
ス入力に同期ワードパターンが入力されるごとに
上記ｎビツトの出力の第一の端子から順に一論理
値が出力され、連続してN1個の同期ワードパタ
ーンが入力されることにより、上記判定出力端子
に一論理値が出力され、上記ｍビツトのアドレス
入力に非同期ワードパターンが入力されるごとに
上記ｎビツトの出力の第一の端子から順に他論理
値が出力され、連続してN2個の非同期ワードパ
ターンの入力されることにより上記判定出力端子
に他論理値が出力される構成であり、 上記読出専用メモリには、上記判定論理に対応
するパターンが記憶され、 この記録パターンとして、 上記アドレス入力のうち上記シフトレジスタか
らの入力が同期ワードパターンであつて、上記フ
リツプフロツプから入力されるｎビツトのアドレ
ス入力のうちN1ビツトが一の論理値でかつ上記
帰還接続される判定出力とは別の他の１ビツトが
他論理値である場合に、上記判定出力として上記
一論理値を出力し、 上記アドレス入力のうち上記シフトレジスタか
らの入力が同期ワードパターンでなく、上記フリ
ツプフロツプから入力されるｎビツトのアドレス
入力のうちN2ビツトの論理積が他論理値であり、
上記帰還接続される判定出力とは別の他の１ビツ
トが一論理値である場合に、上記判定出力として
上記他論理値を出力する 判定論理のパターンが記憶された ことを特徴とするフレーム同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260567A JPS61139140A (ja) | 1984-12-10 | 1984-12-10 | フレ−ム同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59260567A JPS61139140A (ja) | 1984-12-10 | 1984-12-10 | フレ−ム同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61139140A JPS61139140A (ja) | 1986-06-26 |
| JPH0535618B2 true JPH0535618B2 (ja) | 1993-05-27 |
Family
ID=17349741
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59260567A Granted JPS61139140A (ja) | 1984-12-10 | 1984-12-10 | フレ−ム同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61139140A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS553265A (en) * | 1978-06-22 | 1980-01-11 | Nec Corp | Reception timing device for digital code |
-
1984
- 1984-12-10 JP JP59260567A patent/JPS61139140A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61139140A (ja) | 1986-06-26 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| GB1300029A (en) | Information buffer unit | |
| US4639920A (en) | Data interpolating circuit using a two data word memory | |
| JPS5923647A (ja) | 直列デ−タ信号の変換方法および変換回路 | |
| JPH0535618B2 (ja) | ||
| KR860003555A (ko) | 디스크 제어기용 비트스트림 구성장치 | |
| JPS6386630A (ja) | 並列伝送路におけるフレ−ム同期方式 | |
| JPS61237539A (ja) | フレ−ム変換回路 | |
| JP2538095B2 (ja) | 同期保護回路 | |
| JP2811671B2 (ja) | 同期信号検出装置 | |
| JP2679734B2 (ja) | 多重化同期保護回路 | |
| JPS6143791B2 (ja) | ||
| JP2000011637A (ja) | Ｆｉｆｏ型記憶装置 | |
| JP3006000B2 (ja) | 非同期エラーパルス多重化回路 | |
| KR890000056B1 (ko) | 시분할 다중 통신 시스템의 데이터 동기회로 | |
| JPH0262982B2 (ja) | ||
| JPH05175829A (ja) | データ入出力方法および装置 | |
| JP2000207287A (ja) | 記憶装置 | |
| JPH0879012A (ja) | ディジタルフィルタ | |
| JPH0520864A (ja) | Ｆｉｆｏメモリ容量拡張回路 | |
| JPH0317257B2 (ja) | ||
| JPH0430234A (ja) | エラー検出回路 | |
| JPH01231445A (ja) | データ正誤判定回路 | |
| JPS607315B2 (ja) | デイジタル相関検出器 | |
| JPH0744538B2 (ja) | フレ−ム同期検出回路 | |
| JPS62143541A (ja) | 変化点符号化回路 |