JPH01231445A - データ正誤判定回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、データ正誤判定回路に関し、特にディジタル
回路において、所定ビット幅の付加と・ントが１フレー
ム中に周期的に複数箇所挿入された直列データ信号を受
信し、データの正誤性を判定するデータ正誤判定回路に
関する。

（従来の技術） 従来、この種の技術として第３図に示す方法がよく知ら
れている。即ち、データ入力端子１から入力された直列
データ信号はシフトレジスタ１３、に入力され、クロッ
ク入力端子３から入力されインバータ１４により反転さ
れたクロック信号により、シフトされる。なお、シフト
レジスタ１３１〜シフトレジスタ１３．は、直列データ
信号１フレーム中の付加ビットがシフトされてもオーツ
〈−フローしない程度の数量が用意されているものとす
る。

直列に並べられたｎ個のシフトレジスタから付加ビット
の周期ビット数毎にデータを取り出し、フレームパルス
入力端子６から入力されたフレームパルス信号と共にＡ
ＮＤゲー）１５に加えられ、全てのＡＮＤゲート１５の
入力データがハイレベルになった時点でパルス出力端子
１０がらパルス信号が出力される。

第２図のような入力データ、クロックおよびフレームパ
ルスを例にすれば、直列データ信号は２５６ビツトで１
フレームであり、６４ビツトに１個の割合で付加ビット
が挿入されているので、シフトレジスタの段数は最低１
９２段必要であり、また６４段目、１２８２８段目９２
９２段目々のシフトレジスタからデータを出力させる必
要がある。

（発明が解決しようとする課題） 上述した従来のデータ正誤判定回路は、直列データ信号
のフレーム長が長い場合、あるいは１フレーム中の付加
ビット数が多い場合に、部品点数および部品間の配線数
が比例的に増大するという問題点がある。また、−度回
路構成が決定されてしまえば、直列データ信号のフレー
ム構成が変更された場合に対応できなくなるという問題
点がある。

本発明の目的は、上記従来技術の問題点に鑑みて、フレ
ーム長が長い場合あるいは１フレーム中の付加ビット数
が多くなっても部品数や配線数が殆ど増加せず、また直
列データ信号のフレーム構成が変更された場合でも柔軟
に対応できるデータ正誤判定回路を提供しようとするも
のである。

（課題を解決するための手段） 本発明は上記の目的を達成するために次の手段構成を有
する。

即ち、本発明のデータ正誤判定回路は、クロック信号と
、フレームの先頭ビットを検出するためのフレームパル
ス信号と、前記クロック信号に同期し且つ付加ビットが
１フレーム中に周期的に複数箇所挿入された直列データ
信号とを受信しデータの正誤性を判定するデータ正誤判
定回路であって；　入力された直列データを付加ビット
のビット幅に等しい桁数の並列データに変換して出力す
るシフトレジスタと；　付加ビットに同期してパルスを
出力する第１の計数手段と；　第１の計数手段の出力パ
ルスをフレーム毎に計数しその値を出力する第２の計数
手段と；　前記シフトレジスタからの並列データと前記
第２の計数手段の出力値とを入力とし、並列データが前
記第２の計数手段の出力値に対して予め定められた値で
あるときにのみ所定のパルス信号を出力する記憶手段と
；前記第１の計数手段の出力パルス数を、前記記憶手段
のパルス出力があった時のみ計数し、この値が１フレー
ム中に所定の値に達した時点でパルス信号を出力する第
３の計数手段と；　を具備することを特徴とするもので
ある。

（作　用） 以下、上記手段構成を有する本発明のデータ正誤判定回
路の作用を説明する。

直列データ入力はシフトレジスタで付加ビットのビット
幅に等しい桁数の並列データに順次変換されて記憶手段
のアドレス入力端に加えられる一方、第１の計数手段は
付加ビットに同期して付加ビットが付加されている箇所
毎にパルスを出力する０例えば１フレーム中に４ビット
幅の付加ビットが７箇所に周期的に付加されているとす
れば各箇所毎に１つずつ計７個のパルスを順次出力する
。

このパルス出力は第２の計数手段へ加えられその数がフ
レーム毎に計数される。従ってこの計数値は現在入力さ
れている直列データ中の付加ビットの付加箇所がフレー
ムの先頭がら何番目の箇所であるかを示すことになる。

この計数値も記憶手段のアドレス入力端へ加えられる。

即ち記憶手段のアドレス入力端にはシフトレジスタから
の並列データと第２の計数手段から付加ビットの付加箇
所データが並列に入力されることになる。

一方、各付加箇所毎に付加されるビット内容は予め定め
られており、記憶手段は並列データとして入力されて来
た付加ビットが付加箇所データに対して予め定められた
値であるとき即ち所定のアドレスが指定されたときにパ
ルス信号を出力する。

即ち、所定箇所毎に付加ビットが誤りなく入力されて来
たときにのみパルスを出力する。

該パルスは第３の計数手段に加えられ該パルス出力があ
ったときのみ計数動作を可能にする。

第３の計数手段は第１の計数手段の出力パルス即ち付加
箇所毎に出力されるパルスを計数しており１フレーム毎
にその計数値が付加箇所の合計数に達した時にパルス信
号を出力する。従って、もし１箇所でも付加ビットが誤
って受信されている場合には、該箇所の付加ビットの到
来時には記憶手段のアドレス入力はパルスを出力させな
いアドレスになっていることになりパルスが出力されな
い、従って、第３の計数手段は計数動作が行えず１フレ
ーム中の計数値が付加箇所数に達しないことになりパル
スを出力しないことになる。

以上要するに第３の計数手段にパルス出力が現れたか否
かによって受信データの正誤を判断できる。

以上の構成および作用から次のことが分かる。

データのフレーム長が長くなっても増加する素子はない
し、付加ビットの付加間隔が変っても第１の計数手段の
プリセットロード値を変えるだけで出力パルスを付加ビ
ットに同期させることができるし、１フレーム中の付加
箇所の数が増減しても第２の計数手段および第３の計数
手段の計数範囲内であれば回路の増減はなく、単に第３
の計数手段のプリセットロード値を変えるだけでよく、
また、付加ビットのビット幅が変化してもシフトレジス
タからの取り出し桁数と記憶回路のアドレス桁数および
両者間の配線数が若干変るだけで、予め、多い場合を考
えて設定しておけば若干の配線を外し信号授受をなくす
るだけでよいこととなる。また、以上の変更に応じて記
憶手段への書込みデータを変更するだけでよい。

（実　施　例） 次に、本発明の実施例について図面を参照して説明する
。

第１図は本発明の一実施例の回路図である。

以下の説明では、直列データ信号とクロック信号とフレ
ームパルス信号との間のタイミング関係が第２図に示し
たものであると仮定する。

データ入力端子１から入力された直列データ信号はシフ
トレジスタ２へ加えられ、クロック入力端子３から入力
されインバータ４にて反転されたタロツク信号によりシ
フトされる。

第１の計数手段であるカウンタ５は、付加ビットから次
の付加ビットｔでのタロツク数を計数することにより付
加ビットに同期したパルスを出力する。即ち、フレーム
パルス入力端子６がら入力されたフレームパルス信号に
よりカウンタ５に任意のある設定されたデータがロード
され、その後リプルキャリー（ｒｉｐｐｌｅ　ｃａｒｒ
ｙ）出力を行う才でインバータ４の出力クロック数を計
数する。

リプルキャリーが出力されればその帰還により再び設定
されたデータがロードされ、クロック数を計数する。こ
のとき、ロードされた時点からりプルキャリーが出力さ
れる時点までのクロック数が、直列データ信号中の付加
ビット間のビット数に等°シくなるようにロードされる
データを設定すれば、カウンタ５は付加ビットに同期し
てリプルキャリーを出力することになる。

第２の計数手段であるカウンタ７は、１フレーム中の付
加ビット数を計数するためのものである。

即ち、フレームパルス入力端子６から入力されたフレー
ムパルス信号によりカウンタ７に任意のある設定された
データがロードされ、その後再びフレームパルス信号に
よりロードされるまでカウンタ５の出力リプルキャリー
の数を計数し、その値を出力する。この数が１フレーム
中における付加ビットの付加箇所が先頭から何箇所目で
あるかを表す、シフトレジスタ２およびカウンタ７の出
力はアドレスデータとして記憶手段であるＲＯＭ８に入
力される。ＲＯＭ８は直列データ信号１フレーム中の何
番目の付加ビットがどういう値でなければならないか、
という情報をアドレスデータに設定し、付加ビット番号
とその番号のビットの値が一致した場合にのみ、意味の
あるデータ（例えば“１°′）を出力するものである。

第３の計数手段であるカウンタ９は、ＲＯＭ　８の出力
データが意味のあるデータである場合にのみ計数動作を
行い、カウンタ５の出力をフリップフロップ１１を経由
して受は直列データ信号１フレーム中の付加ビット数を
計数するものである。

即ち、該当する付加ビットの値が想定された値と一致し
た場合にのみ計数動作を行う０図に示す回路構成で、ロ
ードデータがカウンタ９にロードされてから１フレーム
中の付加ビットの数を計数完了した時点でリプルキャリ
ーを出力するようにロードされるデータを設定すれば、
１フレーム内の全ての付加ビットが正規に受信された場
合にのみ、パルス出力端子１０からパルス信号が出力さ
れることになる。

なお、フリップフロップ１１およびフリップフロップ１
２は、タイミングを調整するためのものである。

また、カウンタは全てスイッチ等によりロードされるデ
ータを任意に設定できるものとする。

（発明の効果） 以上説明したように、本発明のデータ正誤判定回路では
、シフトレジスタの段数は付加ビットのビット幅の数程
度でよく、回路は主として計数手段と記憶手段で構成さ
れているため直列データ信号のフレーム長が長い場合、
あるいは１フレーム中の付加ビット数が多い場合にも一
１部品点数および部品間の配線数をほとんど増大させる
ことなしに回路を実現できる利点がある。

また、直列データ信号のフレーム構成が変更された場合
に、ＲＯＭの書込みデータおよびカウンタヘロードされ
るデータを変更するだけで即座に対応できる利点がある
。

【図面の簡単な説明】

第１図は本発明の実施例の回路図、第２図は各入力波形
のタイミングチャート、第３図は従来のデータ正誤判定
回路の回路図である。 １・・・・・・データ入力端子、　２・・・・・・シフ
トレジスタ、　３・・・・・・クロック入力端子、　４
・・・・・・インバータ、　５・・・・・・カウンタ、
　６・・・・・・フレームパルス入力端子、　７・・・
・・・カウンタ、　８・・・・・・ＲＯＭ、９・・・・
・・カウンタ、　１０・・・・・・パルス出力端子、１
１・・・・・・フリップフロップ、　　１２・・・・・
・フリップフロップ、　　１３ｓ〜１３．・・・・・・
シフトレジスタ、１４・・・・・・インバータ、　　１
５・・・・・・ＡＮ（）ゲート。 代理人　弁理士　　八　幡　　義　博

Claims (1)

【特許請求の範囲】
1. クロック信号と、フレームの先頭ビットを検出するため
   のフレームパルス信号と、前記クロック信号に同期し且
   つ付加ビットが１フレーム中に周期的に複数箇所挿入さ
   れた直列データ信号とを受信しデータの正誤性を判定す
   るデータ正誤判定回路であって；入力された直列データ
   を付加ビットのビット幅に等しい桁数の並列データに変
   換して出力するシフトレジスタと；付加ビットに同期し
   てパルスを出力する第１の計数手段と；第１の計数手段
   の出力パルスをフレーム毎に計数しその値を出力する第
   ２の計数手段と；前記シフトレジスタからの並列データ
   と前記第２の計数手段の出力値とを入力とし、並列デー
   タが前記第２の計数手段の出力値に対して予め定められ
   た値であるときにのみ所定のパルス信号を出力する記憶
   手段と；前記第１の計数手段の出力パルス数を、前記記
   憶手段のパルス出力があった時のみ計数し、この値が１
   フレーム中に所定の値に達した時点でパルス信号を出力
   する第３の計数手段と；を具備することを特徴とするデ
   ータ正誤判定回路。