JPH0535664A - マルチプロセツサシステム - Google Patents
マルチプロセツサシステムInfo
- Publication number
- JPH0535664A JPH0535664A JP21045291A JP21045291A JPH0535664A JP H0535664 A JPH0535664 A JP H0535664A JP 21045291 A JP21045291 A JP 21045291A JP 21045291 A JP21045291 A JP 21045291A JP H0535664 A JPH0535664 A JP H0535664A
- Authority
- JP
- Japan
- Prior art keywords
- bus
- data input
- input bus
- data output
- time division
- Prior art date
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- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 マルチプロセッサシステムにおいて、共通バ
スの獲得率を各プロセッサ毎に一定にし、システムの性
能を十分に発揮させる。 【構成】 データ入力バス１を各マイクロプロセッサ３
１〜３ｎに対して、データ入力バス用時分割バス割当回
路４から出力されるデータ入力バス使用許可信号４１〜
４ｎにより時分割で割り当てる。また、データ出力バス
２を各マイクロプロセッサ３１〜３ｎに対して、データ
入力バス用時分割バス割当回路５から出力されるデータ
出力バス使用許可信号５１〜５ｎにより時分割で割り当
てる。
スの獲得率を各プロセッサ毎に一定にし、システムの性
能を十分に発揮させる。 【構成】 データ入力バス１を各マイクロプロセッサ３
１〜３ｎに対して、データ入力バス用時分割バス割当回
路４から出力されるデータ入力バス使用許可信号４１〜
４ｎにより時分割で割り当てる。また、データ出力バス
２を各マイクロプロセッサ３１〜３ｎに対して、データ
入力バス用時分割バス割当回路５から出力されるデータ
出力バス使用許可信号５１〜５ｎにより時分割で割り当
てる。
Description
【０００１】
【産業上の利用分野】本発明はマルチプロセッサのデー
タ入力バスおよびデータ出力バスの制御に関する。
タ入力バスおよびデータ出力バスの制御に関する。
【０００２】
【従来の技術】図３は従来のマルチプロセッサシステム
のブロック図であり、１は共通のデータ入力バス、２は
共通のデータ出力バス、３１〜３ｎはデータ入力バス１
およびデータ出力バス２に接続されるマイクロプロセッ
サ、６はマイクロプロセッサ３１〜３ｎのデータ入力バ
ス１へのアクセスを調停するデータ入力バス競合調停回
路、７はマイクロプロセッサ３１〜３ｎのデータ出力バ
ス２へのアクセスを調停するデータ出力バス競合調停回
路である。
のブロック図であり、１は共通のデータ入力バス、２は
共通のデータ出力バス、３１〜３ｎはデータ入力バス１
およびデータ出力バス２に接続されるマイクロプロセッ
サ、６はマイクロプロセッサ３１〜３ｎのデータ入力バ
ス１へのアクセスを調停するデータ入力バス競合調停回
路、７はマイクロプロセッサ３１〜３ｎのデータ出力バ
ス２へのアクセスを調停するデータ出力バス競合調停回
路である。
【０００３】次に図４を用いて動作を説明する。マイク
ロプロセッサ３１、３ｎはデータ入力バス１のアクセス
に際し、データ入力バス使用要求信号６１１、６ｎ１を
データ入力バス競合調停回路６に送出する。使用要求が
競合すると、データ入力バス競合調停回路６は所定の優
先順位でもってマイクロプロセッサ３１にデータ入力バ
ス使用許可信号６１２を送出し、バス使用権を得たマイ
クロプロセッサ３１が最初にデータ入力バス１をアクセ
スする。そして、このアクセスが終了すると、データ入
力バス競合調停回路６はマイクロプロセッサ３ｎにデー
タ入力バス使用許可信号６ｎ２を送出し、これによりマ
イクロプロセッサ３ｎがデータ入力バス１にアクセスを
行っていた。一方、データ出力バス２に対してもデータ
出力バス競合調停回路７は、図４に示す括弧内に信号に
より同様の調停動作をおこなっていた。
ロプロセッサ３１、３ｎはデータ入力バス１のアクセス
に際し、データ入力バス使用要求信号６１１、６ｎ１を
データ入力バス競合調停回路６に送出する。使用要求が
競合すると、データ入力バス競合調停回路６は所定の優
先順位でもってマイクロプロセッサ３１にデータ入力バ
ス使用許可信号６１２を送出し、バス使用権を得たマイ
クロプロセッサ３１が最初にデータ入力バス１をアクセ
スする。そして、このアクセスが終了すると、データ入
力バス競合調停回路６はマイクロプロセッサ３ｎにデー
タ入力バス使用許可信号６ｎ２を送出し、これによりマ
イクロプロセッサ３ｎがデータ入力バス１にアクセスを
行っていた。一方、データ出力バス２に対してもデータ
出力バス競合調停回路７は、図４に示す括弧内に信号に
より同様の調停動作をおこなっていた。
【０００４】
【発明が解決しようとする課題】従来のマルチプロセッ
サシステムは以上のように構成されているので、各マイ
クロプロセッサ３１〜３ｎから非同期で発生するバス使
用要求に対して予め決められたアルゴリズムによって決
定される優先順位に従って指定されるプロセッサにバス
の使用権を与えている。このため、調停方式をシステム
に適合するように調和させないとプロセッサ毎のバス獲
得率が著しくバラツキ、システムの十分な性能を発揮で
きないという問題があった。
サシステムは以上のように構成されているので、各マイ
クロプロセッサ３１〜３ｎから非同期で発生するバス使
用要求に対して予め決められたアルゴリズムによって決
定される優先順位に従って指定されるプロセッサにバス
の使用権を与えている。このため、調停方式をシステム
に適合するように調和させないとプロセッサ毎のバス獲
得率が著しくバラツキ、システムの十分な性能を発揮で
きないという問題があった。
【０００５】
【課題を解決するための手段】本発明は、データ入力バ
スおよびデータ出力バスをそれぞれ個別に備える複数の
プロセッサが共通のデータ入力バスおよびデータ出力バ
スに接続されるマルチプロセッサシステムにおいて、前
記共通のデータ入力バスおよびデータ出力バスの使用権
を各プロセッサに時分割で分配する時分割バス割当回路
を備えるようにしたものである。
スおよびデータ出力バスをそれぞれ個別に備える複数の
プロセッサが共通のデータ入力バスおよびデータ出力バ
スに接続されるマルチプロセッサシステムにおいて、前
記共通のデータ入力バスおよびデータ出力バスの使用権
を各プロセッサに時分割で分配する時分割バス割当回路
を備えるようにしたものである。
【０００６】
【作用】本発明によれば、バスを時分割し、時分割バス
割当回路から各プロセッサに対し周期的にバスを割当て
ることにより、バスの獲得率を各プロセッサで一定にす
る。
割当回路から各プロセッサに対し周期的にバスを割当て
ることにより、バスの獲得率を各プロセッサで一定にす
る。
【０００７】
【実施例】以下、本発明について図面を参照して説明す
る。図１は本発明に係るマルチプロセッサシステムに一
実施例を示すブロック図であり、１は共通のデータ入力
バス、２は共通のデータ出力バス、３１〜３ｎはデータ
入力バス１およびデータ出力バス２に接続されるマイク
ロプロセッサ、４はマイクロプロセッサ３１〜３ｎに時
分割でデータ入力バス１の使用許可信号４１〜４ｎを与
えるデータ入力バス用時分割バス割当回路、５はマイク
ロプロセッサ３１〜３ｎに時分割でデータ出力バス２の
使用許可信号４１〜４ｎを与えるデータ出力バス用時分
割バス割当回路である。
る。図１は本発明に係るマルチプロセッサシステムに一
実施例を示すブロック図であり、１は共通のデータ入力
バス、２は共通のデータ出力バス、３１〜３ｎはデータ
入力バス１およびデータ出力バス２に接続されるマイク
ロプロセッサ、４はマイクロプロセッサ３１〜３ｎに時
分割でデータ入力バス１の使用許可信号４１〜４ｎを与
えるデータ入力バス用時分割バス割当回路、５はマイク
ロプロセッサ３１〜３ｎに時分割でデータ出力バス２の
使用許可信号４１〜４ｎを与えるデータ出力バス用時分
割バス割当回路である。
【０００８】次に図２を用いて動作を説明する。データ
入力バス用時分割バス割当回路４は各マイクロプロセッ
サ３１〜３ｎに対して、各マイクロプロセッサ３１〜３
ｎがデータ入力を行うのに十分な幅を持ってかつ時間的
に重ならないようにしたデータ入力バス使用許可信号４
１〜４ｎを出力する。各マイクロプロセッサ３１〜３ｎ
はこの信号を受け取っている間に必要に応じてデータ入
力バス１からデータを取り込む。すなわち、データ入力
バス１がデータ入力バス用時分割バス割当回路４により
時分割に各マイクロプロセッサ３１〜３ｎに割り当てら
れる。このため、競合は発生せず、一定周期で必ず各マ
イクロプロセッサ３１〜３ｎにデータ入力バス１を獲得
する機会が与えられ、各マイクロプロセッサ３１〜３ｎ
のデータ入力バス１の獲得率は一定となる。
入力バス用時分割バス割当回路４は各マイクロプロセッ
サ３１〜３ｎに対して、各マイクロプロセッサ３１〜３
ｎがデータ入力を行うのに十分な幅を持ってかつ時間的
に重ならないようにしたデータ入力バス使用許可信号４
１〜４ｎを出力する。各マイクロプロセッサ３１〜３ｎ
はこの信号を受け取っている間に必要に応じてデータ入
力バス１からデータを取り込む。すなわち、データ入力
バス１がデータ入力バス用時分割バス割当回路４により
時分割に各マイクロプロセッサ３１〜３ｎに割り当てら
れる。このため、競合は発生せず、一定周期で必ず各マ
イクロプロセッサ３１〜３ｎにデータ入力バス１を獲得
する機会が与えられ、各マイクロプロセッサ３１〜３ｎ
のデータ入力バス１の獲得率は一定となる。
【０００９】一方、データ出力バス用時分割バス割当回
路５も各マイクロプロセッサ３１〜３ｎに時分割でデー
タ出力バス許可信号５１〜５ｎを送出し、同様動作を行
う。
路５も各マイクロプロセッサ３１〜３ｎに時分割でデー
タ出力バス許可信号５１〜５ｎを送出し、同様動作を行
う。
【００１０】
【発明の効果】以上のように本発明によれば、各プロセ
ッサがデータの入出力に十分な時間のバス使用権を時分
割で各プロセッサに与えるようにしてので、各プロセッ
サのバス獲得率を一定にし、システムの性能を十分に引
き出すことができるという効果がある。
ッサがデータの入出力に十分な時間のバス使用権を時分
割で各プロセッサに与えるようにしてので、各プロセッ
サのバス獲得率を一定にし、システムの性能を十分に引
き出すことができるという効果がある。
【図１】本発明に係るマルチプロセッサシステムの一実
施例を示すブロック図である。
施例を示すブロック図である。
【図２】図１のタイミングを示す図である。
【図３】従来のマルチプロセッサシステムのブロック図
である。
である。
【図４】図３にタイミングを示す図である。
１ データ入力バス ２ データ出力バス ３１〜３ｎ マイクロプロセッサ ４ データ入力バス用時分割バス割当回路 ４１〜４ｎ データ入力バス使用許可信号 ５ データ出力バス用時分割バス割当回路 ５１〜５ｎ データ出力バス使用許可信号
Claims (1)
- 【請求項１】 データ入力バスおよびデータ出力バスを
それぞれ個別に備える複数のプロセッサが共通のデータ
入力バスおよびデータ出力バスに接続されるマルチプロ
セッサシステムにおいて、前記共通のデータ入力バスお
よびデータ出力バスの使用権を各プロセッサに時分割で
分配する時分割バス割当回路を備えたことを特徴とする
マルチプロセッサシステム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21045291A JPH0535664A (ja) | 1991-07-29 | 1991-07-29 | マルチプロセツサシステム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP21045291A JPH0535664A (ja) | 1991-07-29 | 1991-07-29 | マルチプロセツサシステム |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0535664A true JPH0535664A (ja) | 1993-02-12 |
Family
ID=16589569
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP21045291A Pending JPH0535664A (ja) | 1991-07-29 | 1991-07-29 | マルチプロセツサシステム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0535664A (ja) |
-
1991
- 1991-07-29 JP JP21045291A patent/JPH0535664A/ja active Pending
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