JPH0536209A - 同期パターン検出回路 - Google Patents
同期パターン検出回路Info
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- JPH0536209A JPH0536209A JP3189891A JP18989191A JPH0536209A JP H0536209 A JPH0536209 A JP H0536209A JP 3189891 A JP3189891 A JP 3189891A JP 18989191 A JP18989191 A JP 18989191A JP H0536209 A JPH0536209 A JP H0536209A
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Abstract
(57)【要約】 （修正有）
【目的】 デジタル記録再生装置における再生時の同期
パターンの検出精度を改善する。 【構成】 再生データ２１中の同期パターンの検出回路
１１と、再生データの遅延回路１２と、同期パターン検
出パルス２２の遅延回路１３と、その出力２３の遅延回
路１４と、３個の同期パターン検出保護パルス２６を出
力する同期パターン検出保護回路１５と、再生データの
ワード整列回路１６と、ＩＤを復号しパリティチェック
するＩＤ検出回路１７と、ワード整列されたデータ２７
の遅延回路１８と、同期ブロックスタートパルス２８の
遅延回路１９と、ＩＤ２９とパリティエラーフラッグ３
０でＩＤを確認修正し、再生データ３１中のＩＤを修正
ＩＤ３３と差しかえデータ３４を出力し、修正不能の場
合、同期ブロックスタートパルス３２を無効にして出力
するＩＤ保護回路２０とで構成する。
パターンの検出精度を改善する。 【構成】 再生データ２１中の同期パターンの検出回路
１１と、再生データの遅延回路１２と、同期パターン検
出パルス２２の遅延回路１３と、その出力２３の遅延回
路１４と、３個の同期パターン検出保護パルス２６を出
力する同期パターン検出保護回路１５と、再生データの
ワード整列回路１６と、ＩＤを復号しパリティチェック
するＩＤ検出回路１７と、ワード整列されたデータ２７
の遅延回路１８と、同期ブロックスタートパルス２８の
遅延回路１９と、ＩＤ２９とパリティエラーフラッグ３
０でＩＤを確認修正し、再生データ３１中のＩＤを修正
ＩＤ３３と差しかえデータ３４を出力し、修正不能の場
合、同期ブロックスタートパルス３２を無効にして出力
するＩＤ保護回路２０とで構成する。
Description
【０００１】
【産業上の利用分野】本発明は、デジタル信号を記録再
生するデジタル記録再生装置に関するものである。
生するデジタル記録再生装置に関するものである。
【０００２】
【従来の技術】デジタル記録再生装置において、情報信
号１ワード８bitとし、順にテープ上に記録する場合、
データは８bitを順に１bitずつ記録しなければならな
い。再生時も１bitずつ再生されるが、どの位置から１
ワードになるかが８状態あるためわからない。そこで、
データを何ワードかにブロックに分け、その先頭にデー
タ中に存在確率の少ないパターンを入れてワード単位に
復号できるようにする。ここでこのブロックを同期ブロ
ック、パターンを同期パターンということにする。図１
に同期ブロックを示す。１は同期パターンである。２
は、この同期ブロック中のデータがどの情報にあたるの
かを示すための番号であり、同期パターンの後に含む。
これをＩＤということにする。更に３はＩＤの誤りを検
出するＩＤパリティ、４はデータである。このような同
期ブロック単位でテープ上に記録することにより再生時
は、同期パターンを検出位置を基に、ワード単位に整列
する。従来の同期パターン検出回路ブロック図を図１１
に示す。
号１ワード８bitとし、順にテープ上に記録する場合、
データは８bitを順に１bitずつ記録しなければならな
い。再生時も１bitずつ再生されるが、どの位置から１
ワードになるかが８状態あるためわからない。そこで、
データを何ワードかにブロックに分け、その先頭にデー
タ中に存在確率の少ないパターンを入れてワード単位に
復号できるようにする。ここでこのブロックを同期ブロ
ック、パターンを同期パターンということにする。図１
に同期ブロックを示す。１は同期パターンである。２
は、この同期ブロック中のデータがどの情報にあたるの
かを示すための番号であり、同期パターンの後に含む。
これをＩＤということにする。更に３はＩＤの誤りを検
出するＩＤパリティ、４はデータである。このような同
期ブロック単位でテープ上に記録することにより再生時
は、同期パターンを検出位置を基に、ワード単位に整列
する。従来の同期パターン検出回路ブロック図を図１１
に示す。
【０００３】５１はブロック化したデータの始まりを示
す、同期パターンを検出しデータ６１中の同期パターン
の位置に同期パターン検出パルス６２を生成する同期パ
ターン検出回路である。５２は前記同期パターンの周期
性を利用し、データ中に存在する同期パターンと同じ偽
の同期パターンによる誤検出を防止しビット誤りによる
同期パターンの抜けを補い同期パターン検出保護パルス
６３を出力するための同期パターン検出保護回路、５３
はデータから同期パターン検出保護パルスにより本来の
ワードに整列し出力（６４）し、同期ブロックの先頭に
同期ブロックスタートパルス６５を出力するワード整列
回路である。
す、同期パターンを検出しデータ６１中の同期パターン
の位置に同期パターン検出パルス６２を生成する同期パ
ターン検出回路である。５２は前記同期パターンの周期
性を利用し、データ中に存在する同期パターンと同じ偽
の同期パターンによる誤検出を防止しビット誤りによる
同期パターンの抜けを補い同期パターン検出保護パルス
６３を出力するための同期パターン検出保護回路、５３
はデータから同期パターン検出保護パルスにより本来の
ワードに整列し出力（６４）し、同期ブロックの先頭に
同期ブロックスタートパルス６５を出力するワード整列
回路である。
【０００４】
【発明が解決しようとする課題】しかしながら従来の方
法では同期パターン検出は同期パターンと同期パターン
の周期性しか利用されず、同期パターン誤検出の危険性
が大きい。
法では同期パターン検出は同期パターンと同期パターン
の周期性しか利用されず、同期パターン誤検出の危険性
が大きい。
【０００５】本発明は、上記問題点を解決するもので、
同期パターンの検出精度を改善することを目的としてい
る。
同期パターンの検出精度を改善することを目的としてい
る。
【０００６】
【課題を解決するための手段】上記目的を達成するため
に、第１の発明は、データ中の同期パターンを検出して
データ中の同期パターンの対応する位置に同期パターン
検出パルスを生成する同期パターン検出回路と、同期ブ
ロック周期で連続して同期パターン検出パルスが３個生
成されたときのみ、３個の同期パターン検出パルスに対
応する位置に３個の同期パターン検出保護パルスを生成
する同期パターン検出保護回路と、同期パターン検出保
護パルスに基づいてデータをワード単位に整列させ出力
して、ワード整列された出力データの同期ブロックの先
頭に同期ブロックスタートパルスを生成するワード整列
回路と、同期ブロックスタートパルスに基づいてワード
整列されたデータの同期ブロック中のＩＤを復号し、Ｉ
ＤパリティーによりＩＤの誤りを検出してパリティーエ
ラーフラッグを生成するＩＤ検出回路と、連続した３個
の同期ブロックのＩＤの連続性とパリティーエラーフラ
ッグにより、同期ブロック中のＩＤの確認と修正を行
い、修正不能の場合、同期ブロックスタートパルスを無
効にするＩＤ保護回路とにより構成される。
に、第１の発明は、データ中の同期パターンを検出して
データ中の同期パターンの対応する位置に同期パターン
検出パルスを生成する同期パターン検出回路と、同期ブ
ロック周期で連続して同期パターン検出パルスが３個生
成されたときのみ、３個の同期パターン検出パルスに対
応する位置に３個の同期パターン検出保護パルスを生成
する同期パターン検出保護回路と、同期パターン検出保
護パルスに基づいてデータをワード単位に整列させ出力
して、ワード整列された出力データの同期ブロックの先
頭に同期ブロックスタートパルスを生成するワード整列
回路と、同期ブロックスタートパルスに基づいてワード
整列されたデータの同期ブロック中のＩＤを復号し、Ｉ
ＤパリティーによりＩＤの誤りを検出してパリティーエ
ラーフラッグを生成するＩＤ検出回路と、連続した３個
の同期ブロックのＩＤの連続性とパリティーエラーフラ
ッグにより、同期ブロック中のＩＤの確認と修正を行
い、修正不能の場合、同期ブロックスタートパルスを無
効にするＩＤ保護回路とにより構成される。
【０００７】第２の発明は、データ中の同期パターンを
検出してデータ中の同期パターンの対応する位置に同期
パターン検出パルスを生成する同期パターン検出回路
と、同期ブロック周期で連続する３ヶ所の位置のうち２
ヶ所以上に同期パターン検出パルスが生成されたときの
み、同期ブロック周期で連続する３ヶ所の位置に３個の
同期パターン検出保護パルスを生成して、同期パターン
が検出されていず同期パターン検出保護パルスが検出さ
れている位置に同期パターン抜け補正フラッグを生成す
る同期パターン検出保護回路と、同期パターン検出保護
パルスに基づいてデータをワード単位に整列させ出力し
て、ワード整列された出力データの同期ブロックの先頭
に同期ブロックスタートパルスを生成するワード整列回
路と、同期ブロックスタートパルスに基づいてワード整
列されたデータ中の同期ブック中のＩＤを復号し、ＩＤ
パリティーによりＩＤの誤りを検出してパリティーエラ
ーフラッグを生成するＩＤ検出回路と、連続した３個の
同期ブロックのＩＤの連続性とパリティーエラーフラッ
グと同期パターン抜け補正フラッグにより同期ブロック
中のＩＤの確認と修正を行い、修正不能の場合、同期ブ
ロックスタートパルスを無効にするＩＤ保護回路とによ
り構成される。
検出してデータ中の同期パターンの対応する位置に同期
パターン検出パルスを生成する同期パターン検出回路
と、同期ブロック周期で連続する３ヶ所の位置のうち２
ヶ所以上に同期パターン検出パルスが生成されたときの
み、同期ブロック周期で連続する３ヶ所の位置に３個の
同期パターン検出保護パルスを生成して、同期パターン
が検出されていず同期パターン検出保護パルスが検出さ
れている位置に同期パターン抜け補正フラッグを生成す
る同期パターン検出保護回路と、同期パターン検出保護
パルスに基づいてデータをワード単位に整列させ出力し
て、ワード整列された出力データの同期ブロックの先頭
に同期ブロックスタートパルスを生成するワード整列回
路と、同期ブロックスタートパルスに基づいてワード整
列されたデータ中の同期ブック中のＩＤを復号し、ＩＤ
パリティーによりＩＤの誤りを検出してパリティーエラ
ーフラッグを生成するＩＤ検出回路と、連続した３個の
同期ブロックのＩＤの連続性とパリティーエラーフラッ
グと同期パターン抜け補正フラッグにより同期ブロック
中のＩＤの確認と修正を行い、修正不能の場合、同期ブ
ロックスタートパルスを無効にするＩＤ保護回路とによ
り構成される。
【０００８】
【作用】本発明は上記した第１の構成により、同期パタ
ーンの周期性を用いて同期パターンを検出するため、デ
ータ中の偽の同期パターンを誤検出する可能性が少な
い。また、ＩＤの連続性とＩＤパリティーエラーフラッ
グによる厳しいＩＤの修正条件によりＩＤを修正してい
るため、ＩＤの誤検出の可能性も少ない。
ーンの周期性を用いて同期パターンを検出するため、デ
ータ中の偽の同期パターンを誤検出する可能性が少な
い。また、ＩＤの連続性とＩＤパリティーエラーフラッ
グによる厳しいＩＤの修正条件によりＩＤを修正してい
るため、ＩＤの誤検出の可能性も少ない。
【０００９】さらに、同期パターンの検出にＩＤの連続
性及び、パリティーエラーフラッグの情報を用いること
により、同期パターンの検出精度を高めることができ
る。
性及び、パリティーエラーフラッグの情報を用いること
により、同期パターンの検出精度を高めることができ
る。
【００１０】又、回路構成上は、まず同期検出保護を行
い、次にＩＤ検出保護を行った後、更にＩＤ保護の状態
により同期パターン検出パルスを無効にすることで再び
同期検出保護を行っており、同時に同期パターンとＩＤ
の内容により同期パターンを検出する方法に比べ、回路
構成が簡単である。
い、次にＩＤ検出保護を行った後、更にＩＤ保護の状態
により同期パターン検出パルスを無効にすることで再び
同期検出保護を行っており、同時に同期パターンとＩＤ
の内容により同期パターンを検出する方法に比べ、回路
構成が簡単である。
【００１１】次に、第２の構成により、上記第１の構成
の作用に加え、同期パターン検出において、ビット誤り
による同期パターン抜けを補うことができ、より一層同
期パターンの検出精度を改善できる。
の作用に加え、同期パターン検出において、ビット誤り
による同期パターン抜けを補うことができ、より一層同
期パターンの検出精度を改善できる。
【００１２】
【実施例】図２に本発明の同期ブロックを示す。前記同
期ブロックは同期パターン１とＩＤ２と前記ＩＤの誤り
検出用パリティー３と同期ブロックデータ４から構成さ
れる。
期ブロックは同期パターン１とＩＤ２と前記ＩＤの誤り
検出用パリティー３と同期ブロックデータ４から構成さ
れる。
【００１３】図１に本発明の同期検出回路の第１の実施
例を示す。１１は再生データ２１中に存在する同期パタ
ーンを検出しデータ中の同期パターンと同じ位置に同期
パターン検出フラッグ２２を立てる同期パターン検出回
路である。１２はデータ２１を、２同期ブロック分遅延
させ出力（２５）する遅延回路、１３は同期パターン検
出フラッグを１同期ブロック分遅延させ出力（２３）す
る遅延回路、１４は遅延回路１３の出力を１同期ブロッ
ク分遅延させ出力（２４）する遅延回路、１５は同期パ
ターン検出フラッグ２２，２３，２４を入力し同時に３
つのパルスが入力された場合、同期ブロックが３個存在
するとみなして遅延回路１２の出力の再生データ２５の
同期パターンに同期して３つ分の同期パターン検出保護
パルス２６を出力する同期パターン検出保護回路であ
る。このように同期パターンの周期性を利用することに
より、データ中に発生する偽の同期パターンを除去でき
る。１６は、同期パターン検出保護パルス２６により入
力データ２５をワード整列してワード単位に出力（２
７）し、同期ブロックの先頭に示す同期ブロックスター
トパルス２８を出力するワード整列回路である。１７は
同期ブロックスタートパルス２８のタイミングによりワ
ード整列回路の出力２７中のＩＤ２９を出力し、パリテ
ィーチェックしたパリティエラーフラッグ３０を出力す
るＩＤ検出回路であり、１８はワード整列しデータ２７
を２同期ブロック遅延させ出力（３１）する遅延回路で
ある。１９は同期ブロックスタートパルス２８を２同期
ブロック遅延させ出力（３２）する遅延回路であり、２
０はＩＤ２９とパリティーエラーフラッグ３０によりＩ
Ｄをチェックし、修正する場合データ３１にスイッチ３
７により修正したＩＤ３３を差し換えて出力（３４）
し、又、ＩＤが修正不能の場合遅延回路１９の出力の同
期ブロックスタートパルス３２を無効とし出力（３５）
するＩＤ保護回路である。
例を示す。１１は再生データ２１中に存在する同期パタ
ーンを検出しデータ中の同期パターンと同じ位置に同期
パターン検出フラッグ２２を立てる同期パターン検出回
路である。１２はデータ２１を、２同期ブロック分遅延
させ出力（２５）する遅延回路、１３は同期パターン検
出フラッグを１同期ブロック分遅延させ出力（２３）す
る遅延回路、１４は遅延回路１３の出力を１同期ブロッ
ク分遅延させ出力（２４）する遅延回路、１５は同期パ
ターン検出フラッグ２２，２３，２４を入力し同時に３
つのパルスが入力された場合、同期ブロックが３個存在
するとみなして遅延回路１２の出力の再生データ２５の
同期パターンに同期して３つ分の同期パターン検出保護
パルス２６を出力する同期パターン検出保護回路であ
る。このように同期パターンの周期性を利用することに
より、データ中に発生する偽の同期パターンを除去でき
る。１６は、同期パターン検出保護パルス２６により入
力データ２５をワード整列してワード単位に出力（２
７）し、同期ブロックの先頭に示す同期ブロックスター
トパルス２８を出力するワード整列回路である。１７は
同期ブロックスタートパルス２８のタイミングによりワ
ード整列回路の出力２７中のＩＤ２９を出力し、パリテ
ィーチェックしたパリティエラーフラッグ３０を出力す
るＩＤ検出回路であり、１８はワード整列しデータ２７
を２同期ブロック遅延させ出力（３１）する遅延回路で
ある。１９は同期ブロックスタートパルス２８を２同期
ブロック遅延させ出力（３２）する遅延回路であり、２
０はＩＤ２９とパリティーエラーフラッグ３０によりＩ
Ｄをチェックし、修正する場合データ３１にスイッチ３
７により修正したＩＤ３３を差し換えて出力（３４）
し、又、ＩＤが修正不能の場合遅延回路１９の出力の同
期ブロックスタートパルス３２を無効とし出力（３５）
するＩＤ保護回路である。
【００１４】ここでＩＤ保護回路３０は次のような動作
をする。連続する３個のＩＤを順次チェックし、３個の
ＩＤのパリティーエラーフラッグが立っていず、前記３
個のＩＤの連続性が保たれている場合、前記３個のＩＤ
をそのまま採用する。３個のＩＤのパリティーエラーフ
ラッグのうち１個のＩＤのパリティーエラーフラッグが
立っており、前記パリティーエラーフラッグの立ってい
るＩＤの連続性のみが保たれていない場合、前記パリテ
ィーエラーフラッグの立っているＩＤを修正し残りの２
個のＩＤをそのまま採用する。ＩＤを修正しなく、か
つ、そのまま採用しなかった同期ブロックに関しては同
期ブロックスタートパルスを無効にする。
をする。連続する３個のＩＤを順次チェックし、３個の
ＩＤのパリティーエラーフラッグが立っていず、前記３
個のＩＤの連続性が保たれている場合、前記３個のＩＤ
をそのまま採用する。３個のＩＤのパリティーエラーフ
ラッグのうち１個のＩＤのパリティーエラーフラッグが
立っており、前記パリティーエラーフラッグの立ってい
るＩＤの連続性のみが保たれていない場合、前記パリテ
ィーエラーフラッグの立っているＩＤを修正し残りの２
個のＩＤをそのまま採用する。ＩＤを修正しなく、か
つ、そのまま採用しなかった同期ブロックに関しては同
期ブロックスタートパルスを無効にする。
【００１５】図２の同期ブロックで記録されたパターン
を図１の同期検出回路により、同期パターンが連続して
３つ検出され、図３（ａ）のように、ＩＤが正常に検出
されれば、そのままＩＤを採用する。但し、同図は遅延
回路による遅延を無視している。以降の図も同様であ
る。３つの同期ブロックのＩＤのうち１つだけ連続性が
満たされない場合、図４（ａ），（ｂ），（ｃ）のよう
にＩＤ修正をすることができる。又、図５のようにデー
タ中に同期パターンが同期ブロック周期で３つ続けて存
在した場合、同期パターン保護回路では同期パターンと
誤検出してしまうが、ＩＤ保護で修正不能のため同期パ
ターンとみなさない。ここで、（ａ）はＩＤエラーフラ
ッグが３個立っている場合、（ｂ）はＩＤエラーフラッ
グが２個立っている場合、（ｃ）はＩＤエラーフラッグ
が１個立っており、エラーフラッグの立っていないＩＤ
の連続性が保たれていない場合、（ｄ）はＩＤエラーフ
ラッグが１個も立っていないが、ＩＤの連続性が保たれ
ていない場合である。これにより、同期パターンの誤検
出をふせぐことができる。
を図１の同期検出回路により、同期パターンが連続して
３つ検出され、図３（ａ）のように、ＩＤが正常に検出
されれば、そのままＩＤを採用する。但し、同図は遅延
回路による遅延を無視している。以降の図も同様であ
る。３つの同期ブロックのＩＤのうち１つだけ連続性が
満たされない場合、図４（ａ），（ｂ），（ｃ）のよう
にＩＤ修正をすることができる。又、図５のようにデー
タ中に同期パターンが同期ブロック周期で３つ続けて存
在した場合、同期パターン保護回路では同期パターンと
誤検出してしまうが、ＩＤ保護で修正不能のため同期パ
ターンとみなさない。ここで、（ａ）はＩＤエラーフラ
ッグが３個立っている場合、（ｂ）はＩＤエラーフラッ
グが２個立っている場合、（ｃ）はＩＤエラーフラッグ
が１個立っており、エラーフラッグの立っていないＩＤ
の連続性が保たれていない場合、（ｄ）はＩＤエラーフ
ラッグが１個も立っていないが、ＩＤの連続性が保たれ
ていない場合である。これにより、同期パターンの誤検
出をふせぐことができる。
【００１６】第１の実施例の全体の動作を図６に示す。
まず、同期パターン検出保護回路により、Ａのように同
期パターン周期で発生しないデータ中の偽の同期パター
ンを除去する。しかし、偽の同期パターンが同期パター
ン周期で３個発生した場合、Ｂに示すように誤検出して
しまう。
まず、同期パターン検出保護回路により、Ａのように同
期パターン周期で発生しないデータ中の偽の同期パター
ンを除去する。しかし、偽の同期パターンが同期パター
ン周期で３個発生した場合、Ｂに示すように誤検出して
しまう。
【００１７】しかし、上記ＩＤ保護回路の動作により、
ＩＤの誤りを修正し、かつ、同期パターン検出保護回路
で誤検出した同期パターン検出パルスを無効にすること
ができる。
ＩＤの誤りを修正し、かつ、同期パターン検出保護回路
で誤検出した同期パターン検出パルスを無効にすること
ができる。
【００１８】ここで、図３〜５はＩＤ採用，修正，未修
正の条件である。しかしながら本実施例では同期パター
ンがビット誤りにより検出できなっかた場合、同期パタ
ーンを補うことができない。
正の条件である。しかしながら本実施例では同期パター
ンがビット誤りにより検出できなっかた場合、同期パタ
ーンを補うことができない。
【００１９】そこで本発明の第２の実施例を図７に示
す。これは第１の実施例に比べ同期パターン検出保護回
路４５とＩＤ保護回路５０が異なる。同期パターン検出
保護回路４５は、同期パターン検出フラッグ２２，２
３，２４を入力し３つのパルスのうち２つ以上検出パル
スが同時に立てば３個の同期ブロックが存在するとみな
し、遅延回路１２の出力再生データ２５に同期して３つ
分の同期パターン検出フラッグ２６を出力し、入力側の
同期パターンが検出されていず、出力で同期パターン検
出フラッグが立っている所には、同期パターン抜け補正
パルス３６を出力する。これにより、図８に示すよう
に、同期パターン抜けを補うことができる。
す。これは第１の実施例に比べ同期パターン検出保護回
路４５とＩＤ保護回路５０が異なる。同期パターン検出
保護回路４５は、同期パターン検出フラッグ２２，２
３，２４を入力し３つのパルスのうち２つ以上検出パル
スが同時に立てば３個の同期ブロックが存在するとみな
し、遅延回路１２の出力再生データ２５に同期して３つ
分の同期パターン検出フラッグ２６を出力し、入力側の
同期パターンが検出されていず、出力で同期パターン検
出フラッグが立っている所には、同期パターン抜け補正
パルス３６を出力する。これにより、図８に示すよう
に、同期パターン抜けを補うことができる。
【００２０】そしてＩＤ保護回路５０はＩＤ２９，パリ
ティーエラーフラッグ３０と同期パターン抜け補正パル
ス３６によりＩＤをチェックし、修正する場合、データ
３１にスイッチ３７により修正したＩＤ３３を差し換え
て出力（３４）し、ＩＤが修正不能の場合同期ブロック
スタートパルス３２を無効として出力（３５）する。こ
こでＩＤ保護回路は次のような動作をする。
ティーエラーフラッグ３０と同期パターン抜け補正パル
ス３６によりＩＤをチェックし、修正する場合、データ
３１にスイッチ３７により修正したＩＤ３３を差し換え
て出力（３４）し、ＩＤが修正不能の場合同期ブロック
スタートパルス３２を無効として出力（３５）する。こ
こでＩＤ保護回路は次のような動作をする。
【００２１】連続する３個のＩＤを順次チェックし、３
個のＩＤのパリティーエラーフラッグが立っていず、前
記３個のＩＤの連続性が保たれている場合、前記３個の
ＩＤをそのまま採用する。３個のＩＤののパリティーエ
ラーフラッグのうち１個のＩＤのパリティーエラーフラ
ッグが立っており、前記パリティーエラーフラッグの立
っているＩＤの連続性のみが保たれていず、前記パリテ
ィーエラーフラッグの立っている同期ブロックの同期パ
ターン抜け補正フラッグが立っていない場合、前記パリ
ティーエラーフラッグの立っているＩＤを修正し残りの
２個のＩＤをそのまま採用する。ＩＤを修正しなく、か
つ、そのまま採用しなかった同期ブロックに関しては、
同期ブロックスタートパルスを無効にする。これにより
図３，図４，図５に示すＩＤ修正と同期パターン誤検出
防止の動作がある。
個のＩＤのパリティーエラーフラッグが立っていず、前
記３個のＩＤの連続性が保たれている場合、前記３個の
ＩＤをそのまま採用する。３個のＩＤののパリティーエ
ラーフラッグのうち１個のＩＤのパリティーエラーフラ
ッグが立っており、前記パリティーエラーフラッグの立
っているＩＤの連続性のみが保たれていず、前記パリテ
ィーエラーフラッグの立っている同期ブロックの同期パ
ターン抜け補正フラッグが立っていない場合、前記パリ
ティーエラーフラッグの立っているＩＤを修正し残りの
２個のＩＤをそのまま採用する。ＩＤを修正しなく、か
つ、そのまま採用しなかった同期ブロックに関しては、
同期ブロックスタートパルスを無効にする。これにより
図３，図４，図５に示すＩＤ修正と同期パターン誤検出
防止の動作がある。
【００２２】しかしながら、この方法では同期パターン
を２つしかみていず、同期パターン検出保護回路で第１
の実施例より誤検出する確率が高くなる可能性がある
が、データを同期パターンと誤検出した場合はＩＤの連
続性が保たれていず、パリティーエラーフラッグも立っ
ているためＩＤ保護回路３０で同期パターン検出フラッ
グを無効にすることで同期パターン検出を保護してい
る。
を２つしかみていず、同期パターン検出保護回路で第１
の実施例より誤検出する確率が高くなる可能性がある
が、データを同期パターンと誤検出した場合はＩＤの連
続性が保たれていず、パリティーエラーフラッグも立っ
ているためＩＤ保護回路３０で同期パターン検出フラッ
グを無効にすることで同期パターン検出を保護してい
る。
【００２３】また、図８（１）のように同期パターンが
２個しか存在しなくても、図９に示すように本来同期パ
ターンが存在しないＩＤにも同期パターン検出パルスを
補ってしまうが、その部分のＩＤはＩＤパリティーエラ
ーフラッグが立っており、かつ、同期パターン抜け補正
フラッグも立っているので、前記ＩＤは修正しない。
２個しか存在しなくても、図９に示すように本来同期パ
ターンが存在しないＩＤにも同期パターン検出パルスを
補ってしまうが、その部分のＩＤはＩＤパリティーエラ
ーフラッグが立っており、かつ、同期パターン抜け補正
フラッグも立っているので、前記ＩＤは修正しない。
【００２４】第２の実施例の全体の動作を図１０に示
す。第１の実施の動作以外の動作を示す。まず、同期パ
ターン検出保護回路により、Ｅの同期パターン抜けを補
う。しかし、Ｄで示すように不必要な所に同期パターン
を補ってしまうが、ＩＤ保護回路で、図９（ｉ）に示す
条件により、ＩＤを修正せず同期パターン検出パルスを
無効にすることができる。
す。第１の実施の動作以外の動作を示す。まず、同期パ
ターン検出保護回路により、Ｅの同期パターン抜けを補
う。しかし、Ｄで示すように不必要な所に同期パターン
を補ってしまうが、ＩＤ保護回路で、図９（ｉ）に示す
条件により、ＩＤを修正せず同期パターン検出パルスを
無効にすることができる。
【００２５】ここで、図３〜５，図９はＩＤ採用，修
正，未修正の条件である。
正，未修正の条件である。
【００２６】
【発明の効果】本発明は上記した第１の構成により、同
期パターンの周期性を用いて同期パターンを検出するた
め、データ中の偽の同期パターンを誤検出する可能性が
少ない。
期パターンの周期性を用いて同期パターンを検出するた
め、データ中の偽の同期パターンを誤検出する可能性が
少ない。
【００２７】また、ＩＤの連続性とＩＤパリティーエラ
ーフラッグによる厳しいＩＤを修正条件によりＩＤを修
正しているため、ＩＤの誤検出の可能性も少ない。
ーフラッグによる厳しいＩＤを修正条件によりＩＤを修
正しているため、ＩＤの誤検出の可能性も少ない。
【００２８】さらに、同期パターンの検出にＩＤの連続
性及び、パリティーエラーフラッグの情報を用いること
により、同期パターンの検出精度を高めることができ
る。
性及び、パリティーエラーフラッグの情報を用いること
により、同期パターンの検出精度を高めることができ
る。
【００２９】又、回路構成上は、まず同期検出保護を行
い、次にＩＤ検出保護を行った後更にＩＤ保護の状態に
より同期パターン検出パルスを無効にすることで再び同
期検出保護を行っており、同時に同期パターンとＩＤの
内容により同期パターンを検出する方法に比べ、回路構
成が簡単である。
い、次にＩＤ検出保護を行った後更にＩＤ保護の状態に
より同期パターン検出パルスを無効にすることで再び同
期検出保護を行っており、同時に同期パターンとＩＤの
内容により同期パターンを検出する方法に比べ、回路構
成が簡単である。
【００３０】次に、第２の構成により、上記第１の構成
の作用に加え、同期パターン検出において、ビット誤り
による同期パターン抜けを補うことができ、より一層同
期パターンの検出精度を改善できる。
の作用に加え、同期パターン検出において、ビット誤り
による同期パターン抜けを補うことができ、より一層同
期パターンの検出精度を改善できる。
【図１】本発明の同期パターン検出回路の第一の実施例
を示すブロック図
を示すブロック図
【図２】本発明の一実施例における同期パターンを示す
模式図
模式図
【図３】同回路における同期パターンの検出を示すタイ
ミングチャート
ミングチャート
【図４】（ａ）同回路における同期パターンの検出を示
すタイミングチャート （ｂ）同回路における同期パターンの検出を示すタイミ
ングチャート （ｃ）同回路における同期パターンの検出を示すタイミ
ングチャート
すタイミングチャート （ｂ）同回路における同期パターンの検出を示すタイミ
ングチャート （ｃ）同回路における同期パターンの検出を示すタイミ
ングチャート
【図５】（ａ）同回路における同期パターンの検出を示
すタイミングチャート （ｂ）同回路における同期パターンの検出を示すタイミ
ングチャート （ｃ）同回路における同期パターンの検出を示すタイミ
ングチャート （ｄ）同回路における同期パターンの検出を示すタイミ
ングチャート
すタイミングチャート （ｂ）同回路における同期パターンの検出を示すタイミ
ングチャート （ｃ）同回路における同期パターンの検出を示すタイミ
ングチャート （ｄ）同回路における同期パターンの検出を示すタイミ
ングチャート
【図６】同実施例における第一の実施例を示すタイミン
グチャート
グチャート
【図７】本発明の第二の実施例を示すブロック図
【図８】（１）同実施例における同期パターンの検出保
護の動作を示すタイミングチャート （２）同実施例における同期パターンの検出保護の動作
を示すタイミングチャート （３）同実施例における同期パターンの検出保護の動作
を示すタイミングチャート
護の動作を示すタイミングチャート （２）同実施例における同期パターンの検出保護の動作
を示すタイミングチャート （３）同実施例における同期パターンの検出保護の動作
を示すタイミングチャート
【図９】同回路における同期パターンの検出を示すタイ
ミングチャート
ミングチャート
【図１０】同実施例における第二の実施例を示すタイミ
ングチャート
ングチャート
【図１１】従来の同期パターン検出回路を示すブロック
図
図
１１ 同期パターン検出回路
１２ 遅延回路
１３ 遅延回路
１４ 遅延回路
１５ 同期パターン検出保護回路
１６ ワード整列回路
１７ ＩＤ検出回路
１８ 遅延回路
１９ 遅延回路
２０ ＩＤ保護回路
４５ 同期パターン検出保護回路
５０ ＩＤ保護回路
Claims (4)
- 【請求項１】ブロック化したデータの始まりを示す同期
パターンとデータの情報信号としての位置を示すＩＤと
前記ＩＤの誤り検出用パリティーとデータとから構成さ
れた同期ブロック単位で記録されるデジタル記録再生装
置において、データ中の前記同期パターンを検出して前
記データ中の同期パターンの対応する位置に同期パター
ン検出パルスを生成する同期パターン検出回路と、前記
同期ブロック周期で連続して前記同期パターン検出パル
スが３個生成されたときのみ、前記３個の同期パターン
検出パルスに対応する位置に３個の同期パターン検出保
護パルスを生成する同期パターン検出保護回路と、前記
同期パターン検出保護パルスに基づいて前記データをワ
ード単位に整列させ出力して、ワード整列された出力デ
ータの同期ブロックの先頭に同期ブロックスタートパル
スを生成するワード整列回路と、前記同期ブロックスタ
ートパルスに基づいて前記ワード整列されたデータ中の
同期ブロック中のＩＤを復号し、ＩＤパリティーにより
ＩＤの誤りを検出してパリティーエラーフラッグを生成
するＩＤ検出回路と、連続した前記３個の同期ブロック
のＩＤの連続性とパリティーエラーフラッグにより、前
記同期ブロック中のＩＤの確認と修正を行い、修正不能
の場合、前記同期ブロックスタートパルスを無効にする
ＩＤ保護回路を備えたことを特徴とする同期パターン検
出回路。 - 【請求項２】ＩＤ保護回路として、連続する３個のＩＤ
に関して、前記３個のＩＤにエラーが検出されず前記３
個のＩＤの連続性が保たれている場合、前記３個のＩＤ
をそのまま採用し、前記３個のＩＤのうち１個のＩＤに
エラーが検出され前記誤りが検出されたＩＤのみ連続性
が保たれていない場合、前記誤りが検出されたＩＤを修
正し残りの２個のＩＤをそのまま採用し、ＩＤを修正し
なく、かつ、ＩＤをそのまま採用しなかった同期ブロッ
クに関しては前記同期ブロックスタートパルスを無効に
する回路を備えたことを特徴とする請求項１記載の同期
パターン検出回路。 - 【請求項３】ブロック化したデータの始まりを示す同期
パターンとデータの情報信号としての位置を示すＩＤと
前記ＩＤの誤り検出用パリティーとデータとから構成さ
れた同期ブロック単位で記録されるデジタル記録再生装
置において、データ中の前記同期パターンを検出して前
記データ中の同期パターンの対応する位置に同期パター
ン検出パルスを生成する同期パターン検出回路と、前記
同期ブロック周期で連続する３ヶ所の位置のうち２ヶ所
以上に前記同期パターン検出パルスが生成されたときの
み、前記同期ブロック周期で連続する３ヶ所の位置に３
個の同期パターン検出保護パルスを生成して、前記同期
パターンが検出されていず前記同期パターン検出保護パ
ルスが検出されている位置に同期パターン抜け補正フラ
ッグを生成する同期パターン検出保護回路と、前記同期
パターン検出保護パルスに基づいて前記データをワード
単位に整列させ出力して、ワード整列された出力データ
の同期ブロックの先頭に同期ブロックスタートパルスを
生成するワード整列回路と、前記同期ブロックスタート
パルスに基づいて前記ワード整列されたデータ中の同期
ブロック中のＩＤを復号し、ＩＤパリティーによりＩＤ
の誤りを検出してパリティーエラーフラッグを生成する
ＩＤ検出回路と、連続した前記３個の同期ブロックのＩ
Ｄの連続性とパリティーエラーフラッグと前記同期抜け
補正フラッグにより前記同期ブロック中のＩＤの確認と
修正を行い、修正不能の場合、前記同期ブロックスター
トパルスを無効にするＩＤ保護回路を備えたことを特徴
とする同期パターン検出回路。 - 【請求項４】ＩＤ保護回路として、連続する３個のＩＤ
に関して、前記３個のＩＤにエラーが検出されず前記３
個のＩＤの連続性が保たれている場合、前記３個のＩＤ
をそのまま採用し、前記３個のＩＤのうち１個のＩＤに
エラーが検出され前記誤りが検出されたＩＤのみ連続性
が保たれていなくかつ前記誤りが検出されたＩＤに対応
する同期ブロックが同期パターン抜け補正されていない
場合、前記誤りが検出されたＩＤを修正し残りの２個の
ＩＤをそのまま採用し、ＩＤを修正しなく、かつ、ＩＤ
をそのまま採用しなかった同期ブロックに関しては前記
同期ブロックスタートパルスを無効にする回路を備えた
ことを特徴とする請求項３記載の同期パターン検出回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189891A JPH0536209A (ja) | 1991-07-30 | 1991-07-30 | 同期パターン検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3189891A JPH0536209A (ja) | 1991-07-30 | 1991-07-30 | 同期パターン検出回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536209A true JPH0536209A (ja) | 1993-02-12 |
Family
ID=16248914
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3189891A Pending JPH0536209A (ja) | 1991-07-30 | 1991-07-30 | 同期パターン検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536209A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2354854A1 (en) | 2002-09-20 | 2011-08-10 | FUJIFILM Corporation | Method of making lithographic printing plate |
| EP2381312A2 (en) | 2000-08-25 | 2011-10-26 | Fujifilm Corporation | Alkaline liquid developer for lithographic printing plate and method for preparing lithographic printing plate |
-
1991
- 1991-07-30 JP JP3189891A patent/JPH0536209A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP2381312A2 (en) | 2000-08-25 | 2011-10-26 | Fujifilm Corporation | Alkaline liquid developer for lithographic printing plate and method for preparing lithographic printing plate |
| EP2354854A1 (en) | 2002-09-20 | 2011-08-10 | FUJIFILM Corporation | Method of making lithographic printing plate |
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