JPH07107779B2 - デコーダ装置 - Google Patents
デコーダ装置Info
- Publication number
- JPH07107779B2 JPH07107779B2 JP60104357A JP10435785A JPH07107779B2 JP H07107779 B2 JPH07107779 B2 JP H07107779B2 JP 60104357 A JP60104357 A JP 60104357A JP 10435785 A JP10435785 A JP 10435785A JP H07107779 B2 JPH07107779 B2 JP H07107779B2
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- Japan
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/10527—Audio or video recording; Data buffering arrangements
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B20/00—Signal processing not specific to the method of recording or reproducing; Circuits therefor
- G11B20/10—Digital recording or reproducing
- G11B20/18—Error detection or correction; Testing, e.g. of drop-outs
- G11B20/1806—Pulse code modulation systems for audio signals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N5/00—Details of television systems
- H04N5/76—Television signal recording
- H04N5/91—Television signal processing therefor
- H04N5/93—Regeneration of the television signal or of selected parts thereof
- H04N5/935—Regeneration of digital synchronisation signals
Landscapes
- Engineering & Computer Science (AREA)
- Multimedia (AREA)
- Signal Processing (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Dc Digital Transmission (AREA)
- Reduction Or Emphasis Of Bandwidth Of Signals (AREA)
- Television Signal Processing For Recording (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は同期コード及びアドレスコードを有するオーデ
ィオ又はビデオデジタルデータの如きデジタルデータを
デコーディングするデコーダ装置に関する。
ィオ又はビデオデジタルデータの如きデジタルデータを
デコーディングするデコーダ装置に関する。
本発明はデジタルデータのデコーダ装置に関し、接続せ
るデータブロックに関連した同期コード及び夫々あるデ
ータブロックから次のデータブロックに移る毎に１ずつ
増加するデータブロックアドレスを有するアドレスコー
ドを夫々含む入力デジタルデータのデコーディング方式
において、入力デジタルデータを検査して同期コードの
位置を見付け、連続せるアドレスコードを検査して、ブ
ロックアドレスがあるアドレスコードから次のアドレス
コードに移る毎に１ずつ増加するかどうかを確め、若し
ブロックアドレスがあるアドレスから次のアドレスに移
る毎に１ずつ増加したら、データブロックの次のデコー
ディングのために、同期コードを用いて入力デジタルデ
ータを整列させるようにすることにより、入力同期コー
ドに於けるランダムエラーに抗し得、入力デジタルデー
タに含まれている同期コード及びアドレスコードの両者
を用い得、入力デジタルデータに含まれているアドレス
コードの、あるデータブロックから次のデータブロック
に移る際の前進を検査し得るようにしたものである。
るデータブロックに関連した同期コード及び夫々あるデ
ータブロックから次のデータブロックに移る毎に１ずつ
増加するデータブロックアドレスを有するアドレスコー
ドを夫々含む入力デジタルデータのデコーディング方式
において、入力デジタルデータを検査して同期コードの
位置を見付け、連続せるアドレスコードを検査して、ブ
ロックアドレスがあるアドレスコードから次のアドレス
コードに移る毎に１ずつ増加するかどうかを確め、若し
ブロックアドレスがあるアドレスから次のアドレスに移
る毎に１ずつ増加したら、データブロックの次のデコー
ディングのために、同期コードを用いて入力デジタルデ
ータを整列させるようにすることにより、入力同期コー
ドに於けるランダムエラーに抗し得、入力デジタルデー
タに含まれている同期コード及びアドレスコードの両者
を用い得、入力デジタルデータに含まれているアドレス
コードの、あるデータブロックから次のデータブロック
に移る際の前進を検査し得るようにしたものである。
例えば、入力ビデオ信号をサンプリングしてデータワー
ドにするために、そのサンプリングされたビデオ信号を
パルスコード変調することによってデジタル化されるビ
デオ信号の場合、データワードをブロック構成にするこ
とは普通に行われていることである。同期コード及びア
ドレスコードは各データブロックに関連せしめられるの
で、アドレスコードはブロックアドレスを含む。このよ
うにして得られた直列デジタルデータは、信号路を通っ
て伝送され、又はデジタルビデオテープレコーダを用い
て記録及び再生される。
ドにするために、そのサンプリングされたビデオ信号を
パルスコード変調することによってデジタル化されるビ
デオ信号の場合、データワードをブロック構成にするこ
とは普通に行われていることである。同期コード及びア
ドレスコードは各データブロックに関連せしめられるの
で、アドレスコードはブロックアドレスを含む。このよ
うにして得られた直列デジタルデータは、信号路を通っ
て伝送され、又はデジタルビデオテープレコーダを用い
て記録及び再生される。
受信又は再生の際、デジタルデータはデコーダに供給さ
れる。デコーダの機能は、同期コードの識別とアドレス
コードのデコーディングである。同期コードの識別によ
って、アドレスコード及び関連したデータブロックの直
列ストリーム中における位置を決定することができる。
アドレスコードのデコーディングによって、データブロ
ックが、ビデオフィールド又はフレーム中のそれらの正
しい位置に属していることが分る。このデコーダとして
は、フライホイール回路を有するデコーダを用いるのが
普通である。斯るデコーダは、一旦入力同期コードにロ
ックすると、例えばデジタルテープレコーダにおけるド
ロップアウトに起因して、入力同期コード及びアドレス
コードが短期間中断しても、同期コード及びアドレスコ
ードを発生し続ける。
れる。デコーダの機能は、同期コードの識別とアドレス
コードのデコーディングである。同期コードの識別によ
って、アドレスコード及び関連したデータブロックの直
列ストリーム中における位置を決定することができる。
アドレスコードのデコーディングによって、データブロ
ックが、ビデオフィールド又はフレーム中のそれらの正
しい位置に属していることが分る。このデコーダとして
は、フライホイール回路を有するデコーダを用いるのが
普通である。斯るデコーダは、一旦入力同期コードにロ
ックすると、例えばデジタルテープレコーダにおけるド
ロップアウトに起因して、入力同期コード及びアドレス
コードが短期間中断しても、同期コード及びアドレスコ
ードを発生し続ける。
デコーダが斯るフライホイール回路を備えることによっ
て、入力同期コード及びアドレスコードを正確に識別す
る高い確率を得る必要性をそれほど減ずるものではない
が、その結果少なからずフライホイール回路は迅速且つ
正確にロックされ得る。
て、入力同期コード及びアドレスコードを正確に識別す
る高い確率を得る必要性をそれほど減ずるものではない
が、その結果少なからずフライホイール回路は迅速且つ
正確にロックされ得る。
デジタルビデオテープレコーダからの再生におけるドロ
ップアウトによる短期間の入力データの全損失に加え
て、記録若しくは再生又はデータの伝送又は処理は、必
ずランダムエラーを生じる。デジタルビデオ信号におけ
るデータワードに関する限り、エラー訂正を用いるのは
現在普通であり、そのエラー訂正のあるものは、ランダ
ムエラーの非常に高いレベルの訂正を行なうことが可能
である。その結果、デコードされた信号におけるエラー
の大きな原因が、ランダムエラーに直面して、同期コー
ド及びアドレスコードを正確に識別するデコーダが無い
ことにある場合は、問題が生じる。これは、同期コード
及びアドレスコードのランダムエラーからの何らかの保
護が必要であることを意味するが、しかし、エラー訂正
を行なうためにのみ含まれているなんらかの冗長なデー
タのための過大な経費を伴なわずして、その保護が図ら
れることもまた重要である。
ップアウトによる短期間の入力データの全損失に加え
て、記録若しくは再生又はデータの伝送又は処理は、必
ずランダムエラーを生じる。デジタルビデオ信号におけ
るデータワードに関する限り、エラー訂正を用いるのは
現在普通であり、そのエラー訂正のあるものは、ランダ
ムエラーの非常に高いレベルの訂正を行なうことが可能
である。その結果、デコードされた信号におけるエラー
の大きな原因が、ランダムエラーに直面して、同期コー
ド及びアドレスコードを正確に識別するデコーダが無い
ことにある場合は、問題が生じる。これは、同期コード
及びアドレスコードのランダムエラーからの何らかの保
護が必要であることを意味するが、しかし、エラー訂正
を行なうためにのみ含まれているなんらかの冗長なデー
タのための過大な経費を伴なわずして、その保護が図ら
れることもまた重要である。
かかる点に鑑み本発明は、入力デジタルデータに含まれ
ている同期コード及びアドレスコードの両者を用い得、
入力デジタルデータに含まれているアドレスコードの、
あるデータブロックから次のデータブロックに移る際の
前進を検査し得るデジタルデータのデコーディングを行
うデコーダ装置を提案しようとするものである。
ている同期コード及びアドレスコードの両者を用い得、
入力デジタルデータに含まれているアドレスコードの、
あるデータブロックから次のデータブロックに移る際の
前進を検査し得るデジタルデータのデコーディングを行
うデコーダ装置を提案しようとするものである。
本発明は、連続するデータブロックに関連した同期コー
ド及び夫々あるデータブロックから次のデータブロック
に移る毎に１ずつ増加するデータブロックアドレスを有
するアドレスコードを夫々含む入力デジタルデータをデ
コードするデコーダ装置において、入力端子からの入力
デジタルデータを所定時間遅延させる同期ブロック遅延
手段と、入力端子からの入力デジタルデータ及び同期ブ
ロック遅延手段からの所定時間遅延された入力デジタル
データが供給される同期コードデコーダと、入力端子か
らの入力デジタルデータ及び同期ブロック遅延手段から
の所定時間遅延された入力デジタルデータが夫々供給さ
れる第１及び第２のアドレスデコーダと、第２のアドレ
スデコーダからのアドレスコードのブロックアドレスを
１だけ増加させるアドレス前進回路と、そのアドレス前
進回路からのアドレスコード及び第１のアドレスデコー
ダからのアドレスコードを比較するアドレス比較回路
と、アドレス前進回路よりのアドレスコードのブロック
アドレスが、第１のアドレスデコーダよりのアドレスコ
ードのブロックアドレスを１だけ増加させたブロックア
ドレスに一致したことが、アドレス比較回路によって検
出されたときは、データブロックの次のデコーディング
のために、同期コードを用いて入力デジタルデータを整
列させる手段とを有することを特徴とするものである。
ド及び夫々あるデータブロックから次のデータブロック
に移る毎に１ずつ増加するデータブロックアドレスを有
するアドレスコードを夫々含む入力デジタルデータをデ
コードするデコーダ装置において、入力端子からの入力
デジタルデータを所定時間遅延させる同期ブロック遅延
手段と、入力端子からの入力デジタルデータ及び同期ブ
ロック遅延手段からの所定時間遅延された入力デジタル
データが供給される同期コードデコーダと、入力端子か
らの入力デジタルデータ及び同期ブロック遅延手段から
の所定時間遅延された入力デジタルデータが夫々供給さ
れる第１及び第２のアドレスデコーダと、第２のアドレ
スデコーダからのアドレスコードのブロックアドレスを
１だけ増加させるアドレス前進回路と、そのアドレス前
進回路からのアドレスコード及び第１のアドレスデコー
ダからのアドレスコードを比較するアドレス比較回路
と、アドレス前進回路よりのアドレスコードのブロック
アドレスが、第１のアドレスデコーダよりのアドレスコ
ードのブロックアドレスを１だけ増加させたブロックア
ドレスに一致したことが、アドレス比較回路によって検
出されたときは、データブロックの次のデコーディング
のために、同期コードを用いて入力デジタルデータを整
列させる手段とを有することを特徴とするものである。
第１図は、本発明を適用したデジタルビデオ信号のデコ
ーディングを行う装置の一例を示す。デジタルビデオテ
ープレコーダを用いて記録されるべきビデオ信号はサン
プルされ、そのサンプルされたビデオ信号はパルスコー
ド変調されてデータワードとなされる。このデータワー
ド及び関連したエラー訂正コードは、夫々66個の８ビッ
トワードから成るデータサブブロックにて構成される。
そして、データサブブロックは、対をなすデータブロッ
クを構成するようになされ、その各データブロックは、
いわゆる同期ブロックを形成するための同期コード及び
アドレスコードに関連せしめられている。
ーディングを行う装置の一例を示す。デジタルビデオテ
ープレコーダを用いて記録されるべきビデオ信号はサン
プルされ、そのサンプルされたビデオ信号はパルスコー
ド変調されてデータワードとなされる。このデータワー
ド及び関連したエラー訂正コードは、夫々66個の８ビッ
トワードから成るデータサブブロックにて構成される。
そして、データサブブロックは、対をなすデータブロッ
クを構成するようになされ、その各データブロックは、
いわゆる同期ブロックを形成するための同期コード及び
アドレスコードに関連せしめられている。
各アドレスコードは、同じ16ビットから構成され、各ビ
ットパターンはアドレスコード及びデータブロックに於
いて、統計的に殆んど起り得ないようなパターンに選ば
れている。
ットパターンはアドレスコード及びデータブロックに於
いて、統計的に殆んど起り得ないようなパターンに選ば
れている。
各アドレスコードは基本的には16ビットから構成され、
この16ビットは８ビットずつの２つのグループに分けて
考えられ、これらビットは第２図に示すように割当てら
れる。即ち、下位８ビットはブロックアドレスを表わ
し、このブロックアドレスは各連続せる同期ブロック毎
に１ずつ増加して、０〜169の範囲で循環する数であ
る。上位８ビットに言及するに、第１のビット、即ちMS
Bはビデオ信号が625ライン又は525ラインテレビジョン
方式に関連するものであるかどうかを表わし、第２及び
第３ビットはデジタルビデオテープレコーダにおけるヘ
ッド番号を表わし、第４ビットはフレーム番号を表わ
し、第５ビットはフィールド番号を表わし、第６〜第８
ビットは625ラインテレビジョン方式における０〜５の
範囲のヘッド走査番号又は525ラインテレビジョン方式
における０〜４の範囲のヘッド走査番号を表わす。ここ
では特に触れないが、勿論、ビデオ信号に関連したオー
ディオ信号が、記録のために同一の方式で処理され、或
いは映像信号を伴わないオーディオ信号が記録のために
一般に同じ形成で処理され得る。
この16ビットは８ビットずつの２つのグループに分けて
考えられ、これらビットは第２図に示すように割当てら
れる。即ち、下位８ビットはブロックアドレスを表わ
し、このブロックアドレスは各連続せる同期ブロック毎
に１ずつ増加して、０〜169の範囲で循環する数であ
る。上位８ビットに言及するに、第１のビット、即ちMS
Bはビデオ信号が625ライン又は525ラインテレビジョン
方式に関連するものであるかどうかを表わし、第２及び
第３ビットはデジタルビデオテープレコーダにおけるヘ
ッド番号を表わし、第４ビットはフレーム番号を表わ
し、第５ビットはフィールド番号を表わし、第６〜第８
ビットは625ラインテレビジョン方式における０〜５の
範囲のヘッド走査番号又は525ラインテレビジョン方式
における０〜４の範囲のヘッド走査番号を表わす。ここ
では特に触れないが、勿論、ビデオ信号に関連したオー
ディオ信号が、記録のために同一の方式で処理され、或
いは映像信号を伴わないオーディオ信号が記録のために
一般に同じ形成で処理され得る。
ランダムエラーからの保護のために、同期コード及びア
ドレスコードの両方ともエラー訂正が行なわれる。先
ず、アドレスコードに対する保護について検討する。
ドレスコードの両方ともエラー訂正が行なわれる。先
ず、アドレスコードに対する保護について検討する。
各アドレスコードの16ビットは４つの４ビットコードに
分割される。そして、各４ビットコードは4-8コードの
形で加えられるエラー訂正コードを有している。付加的
に選択されたコードは、４個の１及び４個の０にて構成
することによって、直流成分を無くして、アドレスコー
ドを磁気記録及び再生に好適ならしめる。かくして、16
ビットのアドレスコードは、エラー訂正のコーディング
によって32ビットに変換される。4-8コードは16、即ち2
4個の値を全部用いるのではなく、以下の表に示される
るような14個の値のみが用いられる。
分割される。そして、各４ビットコードは4-8コードの
形で加えられるエラー訂正コードを有している。付加的
に選択されたコードは、４個の１及び４個の０にて構成
することによって、直流成分を無くして、アドレスコー
ドを磁気記録及び再生に好適ならしめる。かくして、16
ビットのアドレスコードは、エラー訂正のコーディング
によって32ビットに変換される。4-8コードは16、即ち2
4個の値を全部用いるのではなく、以下の表に示される
るような14個の値のみが用いられる。
〈表〉 ０ 0001 1011 １ 0010 1110 ２ 0011 0101 ３ 0100 0111 ４ 0101 1100 ５ 0110 1001 ６ 0111 0010 ７ 1000 1101 ８ 1001 0110 ９ 1010 0011 Ａ 1011 1000 Ｂ 1100 1010 Ｃ 1101 0001 Ｄ 1110 0100 再び第２図を参照するに、16個の値全部ではなく、14個
の値が、必要なアドレスコードに充当するに充分である
が、その理由は、ブロックアドレスが170の値を有し、1
42が196であるところから、残りの８ビットが、最初の
５ビットの32に、最後の３ビットの最大値である６を掛
けて得られた、最大値である192コード値を有している
からである。
の値が、必要なアドレスコードに充当するに充分である
が、その理由は、ブロックアドレスが170の値を有し、1
42が196であるところから、残りの８ビットが、最初の
５ビットの32に、最後の３ビットの最大値である６を掛
けて得られた、最大値である192コード値を有している
からである。
このアドレスコーディングのフォーマットは、アドレス
コードにおける各８ビットワードの訂正を可能とする
が、これをいっぱいに使うと、かなりデコーディング処
理の安全性を減少させることになる。有用な選択から選
ばれた訂正のモードは、32ビットのアドレスの全体にお
いて、たった１個のエラーが生じるだけである。32ビッ
トのアドレスコードを有する約215〔log2（192×17
0）〕ビットのアドレス情報があるので、エラー訂正の
ない、デコーディングの安全性は32−15＝17ビットであ
る。１個のエラーには32個の可能な位置があるので、有
効なアドレスコードの数は215×32ずつ増加せしめられ
る。この結果、デコーディングの安全性は、約32−15−
５＝12ビットとなる。これを以下に更に詳細に説明す
る。
コードにおける各８ビットワードの訂正を可能とする
が、これをいっぱいに使うと、かなりデコーディング処
理の安全性を減少させることになる。有用な選択から選
ばれた訂正のモードは、32ビットのアドレスの全体にお
いて、たった１個のエラーが生じるだけである。32ビッ
トのアドレスコードを有する約215〔log2（192×17
0）〕ビットのアドレス情報があるので、エラー訂正の
ない、デコーディングの安全性は32−15＝17ビットであ
る。１個のエラーには32個の可能な位置があるので、有
効なアドレスコードの数は215×32ずつ増加せしめられ
る。この結果、デコーディングの安全性は、約32−15−
５＝12ビットとなる。これを以下に更に詳細に説明す
る。
同期コードの保護について検討する。第３図に示す如
く、デコーディングのためのデータの直列ストリーム
は、不変の16ビットの同期コードに各対が関連したデー
タサブブロックD1a,D1b,D2a,D2b等の対によって形成さ
れた夫々の連続せるデータブロックを有する連続せる同
期ブロックから成っている。各同期ブロックにおいて
は、既に述べたように変化する32ビットのアドレスコー
ドA1，A2，A3，A4等がある。連続せるアドレスコードA1
等の中で、ブロックアドレスが１ずつ増加するというこ
とが、現状における特別な妥当性を有する。
く、デコーディングのためのデータの直列ストリーム
は、不変の16ビットの同期コードに各対が関連したデー
タサブブロックD1a,D1b,D2a,D2b等の対によって形成さ
れた夫々の連続せるデータブロックを有する連続せる同
期ブロックから成っている。各同期ブロックにおいて
は、既に述べたように変化する32ビットのアドレスコー
ドA1，A2，A3，A4等がある。連続せるアドレスコードA1
等の中で、ブロックアドレスが１ずつ増加するというこ
とが、現状における特別な妥当性を有する。
再生後に16ビットの同期コードをテストした時、２つの
連続した同期コードは連続してデコーディングするため
に必要である。これにより、32ビットまで、同期コード
の有効長が広がる。１マッチ（match）に232分の１の確
率が有り、即ち１対の16ビットの連続が同期コードと同
じである。32ビットの同期コードのテスト時に、たとえ
少なくとも32マッチの内の31ビットでも満足される多数
論理デコーディング回路を用いることによって、効果的
なエラー訂正が行われる。この結果、不正確なデコーデ
ィングの確率は232分の33（33は略25に等しい）、即
ち、略227分の１となる。安全性を増加させるための、
不正確なデコーディングに対するレベルは、それほど高
くなく、アドレスコードはこの段階でデコードされ、検
査は２つの連続するブロックアドレスの存在に役立つ。
連続した同期コードは連続してデコーディングするため
に必要である。これにより、32ビットまで、同期コード
の有効長が広がる。１マッチ（match）に232分の１の確
率が有り、即ち１対の16ビットの連続が同期コードと同
じである。32ビットの同期コードのテスト時に、たとえ
少なくとも32マッチの内の31ビットでも満足される多数
論理デコーディング回路を用いることによって、効果的
なエラー訂正が行われる。この結果、不正確なデコーデ
ィングの確率は232分の33（33は略25に等しい）、即
ち、略227分の１となる。安全性を増加させるための、
不正確なデコーディングに対するレベルは、それほど高
くなく、アドレスコードはこの段階でデコードされ、検
査は２つの連続するブロックアドレスの存在に役立つ。
若し現在のアドレスが前のアドレスと比較されれば、そ
の時たった１つ前のアドレス値が可能となる。前のアド
レスにおける単一エラー訂正は、ファクタ33だけ有効な
コードの数を増加する。それゆえ、デコーディングの安
全性は32ビットから略27ビットに減少する。連続せるア
ドレスは対を形成するので、正しいアドレス対を誤って
デコーディングする確率は2-12×2-27＝2-39である。そ
れゆえ、誤ってそのアドレスをデコーディングする確率
は各239個の同期ブロックに付き１回に限られ、ビデオ
信号における正常なデータレートは、秒当り略50万同期
ブロックであるから、誤ったアドレスをデコーディング
する確率は300〜400時間に１回である。
の時たった１つ前のアドレス値が可能となる。前のアド
レスにおける単一エラー訂正は、ファクタ33だけ有効な
コードの数を増加する。それゆえ、デコーディングの安
全性は32ビットから略27ビットに減少する。連続せるア
ドレスは対を形成するので、正しいアドレス対を誤って
デコーディングする確率は2-12×2-27＝2-39である。そ
れゆえ、誤ってそのアドレスをデコーディングする確率
は各239個の同期ブロックに付き１回に限られ、ビデオ
信号における正常なデータレートは、秒当り略50万同期
ブロックであるから、誤ったアドレスをデコーディング
する確率は300〜400時間に１回である。
更に同期コードが正しい位置にあれば、アドレスコーデ
ィングは動作し、若し間違った同期コードが検出されれ
ば、その時はアドレスコードによって与えられた付加的
な検査によって必要な安全性を確保する。同期コード及
びアドレスコードが間違って検出される可能性は頗る高
い。その確率は同期コード及びアドレスコードの独立な
欠除の積、即ち2-27×2-39＝2-66である。250Mビット/s
ecのデータレートにおいて、これの生じる確率は高々10
0万年に１回程度以下である。
ィングは動作し、若し間違った同期コードが検出されれ
ば、その時はアドレスコードによって与えられた付加的
な検査によって必要な安全性を確保する。同期コード及
びアドレスコードが間違って検出される可能性は頗る高
い。その確率は同期コード及びアドレスコードの独立な
欠除の積、即ち2-27×2-39＝2-66である。250Mビット/s
ecのデータレートにおいて、これの生じる確率は高々10
0万年に１回程度以下である。
デジタルビデオ信号をデコーディングする装置の具体例
を第１図を参照して説明する。この装置は、再生後又は
伝送後にデジタルビデオ信号から形成された入力データ
が供給される入力端子（１）を有する。入力端子（１）
は同期ブロック遅延手段（２）に接続される。同期ブロ
ック遅延手段（２）の入力端子及び出力端子からの各デ
ータは夫々バレルローテーション回路（barrel rotatai
on circuits）（３），（４）及び同期コードデコーダ
（５）の両入力端子に供給される。同期コードデコーダ
（５）は、制御信号をバレルローテーション回路（３）
及び（４）並びに同期及びアドレスコード分析回路
（６）に供給する。バレルローテーション回路（３）及
び（４）はその出力を夫々アドレスデコーダ（７）及び
（８）に供給し、各アドレスデコーダ（７）及び（８）
はデコードされたブロックアドレスを夫々アドレス比較
回路（９）の入力端子に供給し、アドレスデコーダ
（８）から供給されたブロックアドレスは初めにアドレ
ス前進回路（10）によって１ずつ増加せしめられる。ア
ドレス比較回路（９）は制御信号を同期コード及びアド
レスコード分析回路（６）に供給し、一方アドレスデコ
ーダ（８）からのブロックアドレスは同期コード及びア
ドレスコードフライホイール回路（11）に供給される。
更に、同期コード及びアドレス分析回路（６）は制御信
号をバレルローテーション回路（12）に供給する。この
バレルローテーション回路（12）は同期ブロック遅延手
段（２）の出力端子からのデータを受け取り、そのデー
タを同期コード及びアドレスコード挿入回路（13）に供
給する。この挿入回路（13）は必要な同期コード及びア
ドレスコードを同期コード及びアドレスコードフライホ
イール回路（11）から受け取り、これをそのデータに挿
入する。同期コード及びアドレスコード挿入回路（13）
は、データをデコードし、ビデオ信号に戻す続く処理の
ために、挿入された同期コード及びアドレスコードを含
む出力データを出力端子（14）に供給する。
を第１図を参照して説明する。この装置は、再生後又は
伝送後にデジタルビデオ信号から形成された入力データ
が供給される入力端子（１）を有する。入力端子（１）
は同期ブロック遅延手段（２）に接続される。同期ブロ
ック遅延手段（２）の入力端子及び出力端子からの各デ
ータは夫々バレルローテーション回路（barrel rotatai
on circuits）（３），（４）及び同期コードデコーダ
（５）の両入力端子に供給される。同期コードデコーダ
（５）は、制御信号をバレルローテーション回路（３）
及び（４）並びに同期及びアドレスコード分析回路
（６）に供給する。バレルローテーション回路（３）及
び（４）はその出力を夫々アドレスデコーダ（７）及び
（８）に供給し、各アドレスデコーダ（７）及び（８）
はデコードされたブロックアドレスを夫々アドレス比較
回路（９）の入力端子に供給し、アドレスデコーダ
（８）から供給されたブロックアドレスは初めにアドレ
ス前進回路（10）によって１ずつ増加せしめられる。ア
ドレス比較回路（９）は制御信号を同期コード及びアド
レスコード分析回路（６）に供給し、一方アドレスデコ
ーダ（８）からのブロックアドレスは同期コード及びア
ドレスコードフライホイール回路（11）に供給される。
更に、同期コード及びアドレス分析回路（６）は制御信
号をバレルローテーション回路（12）に供給する。この
バレルローテーション回路（12）は同期ブロック遅延手
段（２）の出力端子からのデータを受け取り、そのデー
タを同期コード及びアドレスコード挿入回路（13）に供
給する。この挿入回路（13）は必要な同期コード及びア
ドレスコードを同期コード及びアドレスコードフライホ
イール回路（11）から受け取り、これをそのデータに挿
入する。同期コード及びアドレスコード挿入回路（13）
は、データをデコードし、ビデオ信号に戻す続く処理の
ために、挿入された同期コード及びアドレスコードを含
む出力データを出力端子（14）に供給する。
次にこの装置の動作を説明しよう。先ず、入力端子
（１）に供給された入力データは、たぶん整列された８
ビットワードのビット連続を有せず、同期ブロック遅延
手段（２）は、信号を所定の間隔をおいて同期コードデ
コーダ（５）に供給する。同期コードデコーダ（５）
は、これが正確に少なくとも32ビット同期コードの内の
31ビットを認識する場合に、デコーダ（５）のプログラ
マブルリードオンリーメモリによって検出された同期コ
ードの位相に応じて、データをバレルローテーション回
路（３），（４）によってバレル回転させる。
（１）に供給された入力データは、たぶん整列された８
ビットワードのビット連続を有せず、同期ブロック遅延
手段（２）は、信号を所定の間隔をおいて同期コードデ
コーダ（５）に供給する。同期コードデコーダ（５）
は、これが正確に少なくとも32ビット同期コードの内の
31ビットを認識する場合に、デコーダ（５）のプログラ
マブルリードオンリーメモリによって検出された同期コ
ードの位相に応じて、データをバレルローテーション回
路（３），（４）によってバレル回転させる。
そして、各バレルローテーション回路（３），（４）の
出力は、夫々アドレスデコーダ（７），（８）によって
8-4デコードされ、各デコーダ（７），（８）は、アド
レスコードをデコードし、単一のエラー識別及び訂正を
行ない、更にフラグシグナルを加えて、これが終了した
ことを示すフラグシグナルを加えるプログラマブルリー
ドオンリーメモリを有する。２つのエラー検出もまた異
なるフラグ信号によって示されるが、この検出の精度は
独立には保証され得ない。そして、アドレス比較回路
（９）は、アドレスデコーダ（７），（８）によって得
られた２つの連続せるブロックアドレスを比較し、ブロ
ックアドレスは、アドレスデコーダ（８）によって供給
されたアドレス前進回路（10）によって１ずつ前進せし
められる。比較の結果は、上述したエラーフラグと共に
同期コード及びアドレスコード分析回路（６）に供給さ
れ、この回路（６）はエラー分析のためのプログラマブ
ルリードオンリーメモリを有する。若し、後者のブロク
アドレスが前のブロックアドレスよりも１つ多いことが
検出され、エラーが検出されないか、又は単一エラーが
検出されて訂正されれば、アドレスデコーダ（８）から
の8-4デコードされた16ビットのアドレスコードは同期
コード及びアドレスコードフライホイール回路（11）に
ロードされる。同様に同期コードデコーダ（５）からの
データスタートパルスは同期コード及びアドレスコード
フライホイール回路（11）にロードせしめる。同期コー
ド及びアドレスコード分析回路（６）は信号をバレルロ
ーテーション回路（12）に供給してデータの正しいロー
テーションを確認する。そして、同期コード及びアドレ
スコードフライホイール回路（11）は同期コード及びア
ドレスコードを同期コードアドレスコード挿入回路（1
3）に供給して、データが出力端子（14）に供給される
手前で、オリジナル同期アドレスコードに挿入する。
出力は、夫々アドレスデコーダ（７），（８）によって
8-4デコードされ、各デコーダ（７），（８）は、アド
レスコードをデコードし、単一のエラー識別及び訂正を
行ない、更にフラグシグナルを加えて、これが終了した
ことを示すフラグシグナルを加えるプログラマブルリー
ドオンリーメモリを有する。２つのエラー検出もまた異
なるフラグ信号によって示されるが、この検出の精度は
独立には保証され得ない。そして、アドレス比較回路
（９）は、アドレスデコーダ（７），（８）によって得
られた２つの連続せるブロックアドレスを比較し、ブロ
ックアドレスは、アドレスデコーダ（８）によって供給
されたアドレス前進回路（10）によって１ずつ前進せし
められる。比較の結果は、上述したエラーフラグと共に
同期コード及びアドレスコード分析回路（６）に供給さ
れ、この回路（６）はエラー分析のためのプログラマブ
ルリードオンリーメモリを有する。若し、後者のブロク
アドレスが前のブロックアドレスよりも１つ多いことが
検出され、エラーが検出されないか、又は単一エラーが
検出されて訂正されれば、アドレスデコーダ（８）から
の8-4デコードされた16ビットのアドレスコードは同期
コード及びアドレスコードフライホイール回路（11）に
ロードされる。同様に同期コードデコーダ（５）からの
データスタートパルスは同期コード及びアドレスコード
フライホイール回路（11）にロードせしめる。同期コー
ド及びアドレスコード分析回路（６）は信号をバレルロ
ーテーション回路（12）に供給してデータの正しいロー
テーションを確認する。そして、同期コード及びアドレ
スコードフライホイール回路（11）は同期コード及びア
ドレスコードを同期コードアドレスコード挿入回路（1
3）に供給して、データが出力端子（14）に供給される
手前で、オリジナル同期アドレスコードに挿入する。
デジタルビデオ信号は定速度で再生され、しかしそれば
スローモーションモードにおいて非常に満足すべき動作
に充分であり、更に同期コード及びアドレスコードを検
査して、その位置決めをする窓が１同期ブロックよりわ
ずかに多いと認識される、上述した仮定の非常に高い安
全性は、高速モードにおける満足すべき動作に遥に不満
である。
スローモーションモードにおいて非常に満足すべき動作
に充分であり、更に同期コード及びアドレスコードを検
査して、その位置決めをする窓が１同期ブロックよりわ
ずかに多いと認識される、上述した仮定の非常に高い安
全性は、高速モードにおける満足すべき動作に遥に不満
である。
勿論種々の変形が可能で、特に同期コード及びアドレス
コードの数及びデータブロックにおけるデータワードの
数は本発明の主旨を逸脱しない範囲で変更可能である。
コードの数及びデータブロックにおけるデータワードの
数は本発明の主旨を逸脱しない範囲で変更可能である。
上述せる本発明によれば、入力デジタルデータに含まれ
ている同期コード及びアドレスコードの両者を用い得、
入力デジタルデータに含まれているアドレスコードの、
あるデータブロックから次のデータブロックに移る際の
前進を検査し得るデジタルデータのデコーダ装置を得る
ことができる。
ている同期コード及びアドレスコードの両者を用い得、
入力デジタルデータに含まれているアドレスコードの、
あるデータブロックから次のデータブロックに移る際の
前進を検査し得るデジタルデータのデコーダ装置を得る
ことができる。
第１図は本発明を適用したデジタルビデオ信号をデコー
ドする装置の一例を示すブロック線図、第２図はデジタ
ルビデオ信号のアドレスコードのフォーマットを示す説
明図、第３図はデジタルビデオ信号のフォーマットを示
す説明図である。
ドする装置の一例を示すブロック線図、第２図はデジタ
ルビデオ信号のアドレスコードのフォーマットを示す説
明図、第３図はデジタルビデオ信号のフォーマットを示
す説明図である。
Claims (1)
- 【請求項１】連続するデータブロックに関連した同期コ
ード及び夫々あるデータブロックから次のデータブロッ
クに移る毎に１ずつ増加するデータブロックアドレスを
有するアドレスコードを夫々含む入力デジタルデータを
デコードするデコーダ装置において、 入力端子からの入力デジタルデータを所定時間遅延させ
る同期ブロック遅延手段と、 上記入力端子からの入力デジタルデータ及び上記同期ブ
ロック遅延手段からの所定時間遅延された入力デジタル
データが供給される同期コードデコーダと、 上記入力端子からの入力デジタルデータ及び上記同期ブ
ロック遅延手段からの所定時間遅延された入力デジタル
データが夫々供給される第１及び第２のアドレスデコー
ダと、 上記第２のアドレスデコーダからのアドレスコードのブ
ロックアドレスを１だけ増加させるアドレス前進回路
と、 該アドレス前進回路からのアドレスコード及び上記第１
のアドレスデコーダからのアドレスコードを比較するア
ドレス比較回路と、 上記アドレス前進回路よりのアドレスコードのブロック
アドレスが、上記第１のアドレスデコーダよりのアドレ
スコードのブロックアドレスを１だけ増加させたブロッ
クアドレスに一致したことが、上記アドレス比較回路に
よって検出されたときは、上記データブロックの次のデ
コーディングのために、上記同期コードを用いて上記入
力デジタルデータを整列させる手段とを有することを特
徴とするデコーダ装置。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| GB08412500A GB2159020B (en) | 1984-05-16 | 1984-05-16 | Methods of and apparatus for use in decoding digital data |
| GB8412500 | 1984-05-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60253065A JPS60253065A (ja) | 1985-12-13 |
| JPH07107779B2 true JPH07107779B2 (ja) | 1995-11-15 |
Family
ID=10561045
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60104357A Expired - Lifetime JPH07107779B2 (ja) | 1984-05-16 | 1985-05-16 | デコーダ装置 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4680766A (ja) |
| EP (1) | EP0164891B1 (ja) |
| JP (1) | JPH07107779B2 (ja) |
| AT (1) | ATE49092T1 (ja) |
| DE (1) | DE3575063D1 (ja) |
| GB (1) | GB2159020B (ja) |
Families Citing this family (34)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62150565A (ja) * | 1985-12-24 | 1987-07-04 | Matsushita Electric Ind Co Ltd | デ−タ記録方法 |
| JP2568498B2 (ja) * | 1985-12-27 | 1997-01-08 | 松下電器産業株式会社 | デ−タ再生装置 |
| JPS62219375A (ja) * | 1986-03-20 | 1987-09-26 | Sanyo Electric Co Ltd | デジタル処理装置 |
| US4754457A (en) * | 1986-09-03 | 1988-06-28 | Motorola, Inc. | Digital sequence polarity detection with adaptive synchronization |
| US4744081A (en) * | 1987-05-18 | 1988-05-10 | Northern Telecom Limited | Frame find circuit and method |
| US5021897A (en) * | 1987-06-12 | 1991-06-04 | Matsushita Electric Industrial Co., Ltd. | Memory system for recording and reproducing block unit data |
| US5228041A (en) * | 1987-06-12 | 1993-07-13 | Matsushita Electric Industrial Co., Ltd. | Sync signal detection system in a memory system for recording and reproducing block unit data |
| USRE34003E (en) * | 1988-03-31 | 1992-07-21 | Digital Equipment Corporation | Method and apparatus for encoding and mapping magnetic disk sector addresses |
| US4949200A (en) * | 1988-03-31 | 1990-08-14 | Digital Equipment Corporation | Method and apparatus for encoding and mapping magnetic disk sector addresses |
| US4879731A (en) * | 1988-08-24 | 1989-11-07 | Ampex Corporation | Apparatus and method for sync detection in digital data |
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| US5175767A (en) * | 1989-02-07 | 1992-12-29 | Simulation Laboratories, Inc. | In-band framing method and apparatus |
| US5172381A (en) * | 1989-04-27 | 1992-12-15 | International Business Machines Corporation | Enhanced data formats and machine operations for enabling error correction |
| NL9100285A (nl) * | 1991-02-19 | 1992-09-16 | Koninkl Philips Electronics Nv | Transmissiesysteem, en ontvanger te gebruiken in het transmissiesysteem. |
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| US6272190B1 (en) | 1992-03-12 | 2001-08-07 | Ntp Incorporated | System for wireless transmission and receiving of information and method of operation thereof |
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| US5485476A (en) * | 1993-06-14 | 1996-01-16 | International Business Machines Corporation | Method and system for error tolerant synchronization character detection in a data storage system |
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| KR100311965B1 (ko) * | 1994-03-07 | 2001-12-28 | 박종섭 | 동기검출장치및그방법 |
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| US5640146A (en) * | 1995-02-24 | 1997-06-17 | Ntp Incorporated | Radio tracking system and method of operation thereof |
| US6571361B1 (en) * | 1995-09-29 | 2003-05-27 | Kabushiki Kaisha Toshiba | Encoder and decoder |
| KR100255653B1 (ko) | 1997-12-17 | 2000-06-01 | 윤종용 | 디브이디 시스템에서의 에러정정을 위한 심볼데이터의 어드레스 제어장치 |
| US7420456B2 (en) | 2004-03-19 | 2008-09-02 | Sentri Lock, Inc. | Electronic lock box with multiple modes and security states |
| US7086258B2 (en) | 2004-03-19 | 2006-08-08 | Sentrilock, Inc. | Electronic lock box with single linear actuator operating two different latching mechanisms |
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| Publication number | Priority date | Publication date | Assignee | Title |
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| JPS551622A (en) * | 1978-06-19 | 1980-01-08 | Sony Corp | Code signal reader |
| US4211997A (en) * | 1978-11-03 | 1980-07-08 | Ampex Corporation | Method and apparatus employing an improved format for recording and reproducing digital audio |
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| GB2068687A (en) * | 1980-01-09 | 1981-08-12 | Decca Ltd | Digital synchronising system |
| GB2069195B (en) * | 1980-01-30 | 1983-12-07 | Sony Corp | Sequential data block address processing circuits |
| NL8003477A (nl) * | 1980-06-16 | 1982-01-18 | Philips Nv | Inrichting voor het verwerken van serieele informatie welke is voorzien van synchronisatiewoorden. |
| GB2103402B (en) * | 1981-07-27 | 1984-09-05 | Standard Telephones Cables Ltd | Synchronisation of digital radio pager |
| DE3151251A1 (de) * | 1981-12-24 | 1983-07-07 | Robert Bosch Gmbh, 7000 Stuttgart | Verfahren und schaltungsanordnung zur wiedergabe digital codierter signale |
| GB2120423B (en) * | 1982-04-26 | 1985-10-09 | Sony Corp | Sequential data block address processing circuits |
| US4573171A (en) * | 1982-12-27 | 1986-02-25 | Rockwell International Corporation | Sync detect circuit |
| JPS60120448A (ja) * | 1983-12-02 | 1985-06-27 | Canon Inc | デ−タ処理システム |
| JPS60120680A (ja) * | 1983-12-02 | 1985-06-28 | Canon Inc | デ−タ処理システム |
-
1984
- 1984-05-16 GB GB08412500A patent/GB2159020B/en not_active Expired
-
1985
- 1985-04-15 US US06/723,287 patent/US4680766A/en not_active Expired - Lifetime
- 1985-05-08 DE DE8585303254T patent/DE3575063D1/de not_active Expired - Lifetime
- 1985-05-08 AT AT85303254T patent/ATE49092T1/de not_active IP Right Cessation
- 1985-05-08 EP EP85303254A patent/EP0164891B1/en not_active Expired
- 1985-05-16 JP JP60104357A patent/JPH07107779B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| GB2159020B (en) | 1987-11-18 |
| US4680766A (en) | 1987-07-14 |
| GB2159020A (en) | 1985-11-20 |
| DE3575063D1 (de) | 1990-02-01 |
| EP0164891A1 (en) | 1985-12-18 |
| JPS60253065A (ja) | 1985-12-13 |
| ATE49092T1 (de) | 1990-01-15 |
| EP0164891B1 (en) | 1989-12-27 |
| GB8412500D0 (en) | 1984-06-20 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |