JPH0536298A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JPH0536298A JPH0536298A JP3193380A JP19338091A JPH0536298A JP H0536298 A JPH0536298 A JP H0536298A JP 3193380 A JP3193380 A JP 3193380A JP 19338091 A JP19338091 A JP 19338091A JP H0536298 A JPH0536298 A JP H0536298A
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- Japan
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- Pending
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- 239000004065 semiconductor Substances 0.000 title claims description 12
- 238000010586 diagram Methods 0.000 description 7
- 230000007547 defect Effects 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000004913 activation Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 description 1
Landscapes
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Dram (AREA)
- Static Random-Access Memory (AREA)
Abstract
(57)【要約】
【目的】被昇圧節点の短絡等の不具合を、被昇圧節点へ
の電荷の供給を停止させることにより、短時間で検出す
る。 【構成】電荷供給源回路２の被昇圧節点Ａへの電荷の供
給を制御する制御回路３を設ける。制御回路は、内部試
験モード信号ＴＩにより試験モードに設定され、かつ外
部からの制御信号が所定の条件を満足したとき、電荷供
給源回路２の電荷供給動作を停止させる。
の電荷の供給を停止させることにより、短時間で検出す
る。 【構成】電荷供給源回路２の被昇圧節点Ａへの電荷の供
給を制御する制御回路３を設ける。制御回路は、内部試
験モード信号ＴＩにより試験モードに設定され、かつ外
部からの制御信号が所定の条件を満足したとき、電荷供
給源回路２の電荷供給動作を停止させる。
Description
【０００１】
【産業上の利用分野】本発明は半導体記憶装置に関し、
特に外部から供給される電源電圧を昇圧した信号により
所定の機能をはたす回路を備えた半導体記憶装置に関す
る。
特に外部から供給される電源電圧を昇圧した信号により
所定の機能をはたす回路を備えた半導体記憶装置に関す
る。
【０００２】
【従来の技術】半導体記憶装置のワード線等は、選択動
作時に、昇圧回路によって、外部から供給される電源電
圧以上に昇圧されることが一般的に行なわれている。昇
圧後この被昇圧節点は、半導体記憶装置内の非同期の発
振器出力等を受けて動作する電荷供給回路により、この
昇圧された電位を保障するのが一般的である。
作時に、昇圧回路によって、外部から供給される電源電
圧以上に昇圧されることが一般的に行なわれている。昇
圧後この被昇圧節点は、半導体記憶装置内の非同期の発
振器出力等を受けて動作する電荷供給回路により、この
昇圧された電位を保障するのが一般的である。
【０００３】図６に従来の半導体記憶装置の一例を示
す。
す。
【０００４】この例は、外部から供給される電源電圧を
昇圧して昇圧信号を発生する昇圧回路（図示省略）と、
被昇圧節点Ａを備えこの被昇圧節点Ａに供給される前記
昇圧信号に従って所定の機能をはたす内部回路（図示省
略）と、前記昇圧信号に従って被昇圧節点Ａに電荷を供
給しこの被昇圧節点Ａを所定の電位に保つ電荷供給源回
路２ａとを有する構成となっている。
昇圧して昇圧信号を発生する昇圧回路（図示省略）と、
被昇圧節点Ａを備えこの被昇圧節点Ａに供給される前記
昇圧信号に従って所定の機能をはたす内部回路（図示省
略）と、前記昇圧信号に従って被昇圧節点Ａに電荷を供
給しこの被昇圧節点Ａを所定の電位に保つ電荷供給源回
路２ａとを有する構成となっている。
【０００５】次にこの例の動作について説明する。
【０００６】被昇圧節点Ａが、昇圧信号により電源電圧
以上になると、トランジスタＱ１がオンになると共に、
ＮＡＮＤゲートＧ１の出力レベルが発振器１の出力に同
期して変化する。これに従ってコンデンサＣ１によりト
ランジスタＱ３のゲート，ドレインの電圧が昇圧され、
トランジスタＱ１，Ｑ２，Ｑ３を介して被昇圧節点Ａに
電荷が補充される。こうして被昇圧節点Ａが昇圧信号に
より昇圧された電位に保持される。
以上になると、トランジスタＱ１がオンになると共に、
ＮＡＮＤゲートＧ１の出力レベルが発振器１の出力に同
期して変化する。これに従ってコンデンサＣ１によりト
ランジスタＱ３のゲート，ドレインの電圧が昇圧され、
トランジスタＱ１，Ｑ２，Ｑ３を介して被昇圧節点Ａに
電荷が補充される。こうして被昇圧節点Ａが昇圧信号に
より昇圧された電位に保持される。
【０００７】
【発明が解決しようとする課題】ここで、被昇圧節点Ａ
に、昇圧信号の電位より低い異電位の節点との短絡が生
じた場合を考える。この短絡部の抵抗は十分大きく、被
昇圧節点Ａの容量との時定数は前述した電荷供給源回路
２ａに入力する発振器１の出力信号の周期よりも大きい
とする。このような短絡が生じた場合の被昇圧節点Ａの
電位変化は図４の曲線Ｃ３に示すような変化となる。こ
の被昇圧節点Ａの電位は、電荷供給源回路２ａからの供
給を受けながらも徐々に下降する。このため、被昇圧節
点Ａの電位が昇圧電位を失うためには十分長い時間がか
る。
に、昇圧信号の電位より低い異電位の節点との短絡が生
じた場合を考える。この短絡部の抵抗は十分大きく、被
昇圧節点Ａの容量との時定数は前述した電荷供給源回路
２ａに入力する発振器１の出力信号の周期よりも大きい
とする。このような短絡が生じた場合の被昇圧節点Ａの
電位変化は図４の曲線Ｃ３に示すような変化となる。こ
の被昇圧節点Ａの電位は、電荷供給源回路２ａからの供
給を受けながらも徐々に下降する。このため、被昇圧節
点Ａの電位が昇圧電位を失うためには十分長い時間がか
る。
【０００８】従って被昇圧節点Ａが昇圧電位を失うこと
による不具合を検出するには、十分長い試験時間を要す
るという問題点がある。
による不具合を検出するには、十分長い試験時間を要す
るという問題点がある。
【０００９】本発明の目的は、被昇圧節点の短絡等の不
具合を短時間で検出することができる半導体記憶装置を
提供することにある。
具合を短時間で検出することができる半導体記憶装置を
提供することにある。
【００１０】
【課題を解決するための手段】本発明の半導体記憶装置
は、外部から供給される電源電圧を昇圧して昇圧信号を
発生する昇圧回路と、被昇圧節点を備えこの被昇圧節点
に供給される前記昇圧信号に従って所定の機能をはたす
内部回路と、前記昇圧信号に従って前記被昇圧節点に電
荷を供給しこの被昇圧節点を所定の電位に保つ電荷供給
源と、外部からの試験モード信号により試験モードに設
定されかつ外部からの制御信号が特定の条件を満すとき
前記電荷供給源の前記被昇圧節点への電荷の供給を停止
する電荷供給制御回路とを有している。
は、外部から供給される電源電圧を昇圧して昇圧信号を
発生する昇圧回路と、被昇圧節点を備えこの被昇圧節点
に供給される前記昇圧信号に従って所定の機能をはたす
内部回路と、前記昇圧信号に従って前記被昇圧節点に電
荷を供給しこの被昇圧節点を所定の電位に保つ電荷供給
源と、外部からの試験モード信号により試験モードに設
定されかつ外部からの制御信号が特定の条件を満すとき
前記電荷供給源の前記被昇圧節点への電荷の供給を停止
する電荷供給制御回路とを有している。
【００１１】
【実施例】次に本発明の実施例について図面を参照して
説明する。
説明する。
【００１２】図１は本発明の第１の実施例を示す回路図
である。
である。
【００１３】この実施例が図６に示された従来の半導体
記憶装置と相違する点は、被昇圧節点ＡとＮＡＮＤゲー
トＧ１の一方の入力端との間に、ＮＡＮＤゲートＧ２，
Ｇ３とインバータＩＶ１とを備えて形成され外部からの
試験モード信号（ＴＳＴ）により試験モードに設定され
かつ外部からの制御信号（ＬＣＨ，ＡＤ）が特定の条件
を満すとき、電荷供給源回路２の被昇圧節点Ａへの電荷
の供給を停止する制御回路３を設けた点にある。
記憶装置と相違する点は、被昇圧節点ＡとＮＡＮＤゲー
トＧ１の一方の入力端との間に、ＮＡＮＤゲートＧ２，
Ｇ３とインバータＩＶ１とを備えて形成され外部からの
試験モード信号（ＴＳＴ）により試験モードに設定され
かつ外部からの制御信号（ＬＣＨ，ＡＤ）が特定の条件
を満すとき、電荷供給源回路２の被昇圧節点Ａへの電荷
の供給を停止する制御回路３を設けた点にある。
【００１４】外部からの試験モード信号ＴＳＴにより試
験モードに設定されたことは、図２に示されたテストモ
ードエントリ回路４が発生する内部試験モード信号ＴＩ
により検出し、外部からの制御信号（アドレスラッチ信
号ＬＣＨ，外部アドレス信号ＡＤ）が特定の条件を満し
たか否かは図３に示された内部クロック発生回路５から
出力される内部クロック信号ＣＫＩにより検出する。
験モードに設定されたことは、図２に示されたテストモ
ードエントリ回路４が発生する内部試験モード信号ＴＩ
により検出し、外部からの制御信号（アドレスラッチ信
号ＬＣＨ，外部アドレス信号ＡＤ）が特定の条件を満し
たか否かは図３に示された内部クロック発生回路５から
出力される内部クロック信号ＣＫＩにより検出する。
【００１５】次に、この実施例の動作について説明す
る。
る。
【００１６】試験モード信号ＴＳＴを通常の論理レベル
の高レベルより高電位とすることにより試験モードが設
定され、内部試験モード信号ＴＩが高レベルとなる。
の高レベルより高電位とすることにより試験モードが設
定され、内部試験モード信号ＴＩが高レベルとなる。
【００１７】内部クロック発生回路５は、アドレスラッ
チ信号ＬＣＨが高レベルの時に外部アドレス信号ＡＤを
ラッチする一方、アドレスラッチ信号ＬＣＨが低レベル
の時に内部クロック信号ＣＫＩを低レベルにラッチし、
高レベルの時に外部アドレス信号ＡＤにより高レベル出
力あるいは低レベル出力にする。
チ信号ＬＣＨが高レベルの時に外部アドレス信号ＡＤを
ラッチする一方、アドレスラッチ信号ＬＣＨが低レベル
の時に内部クロック信号ＣＫＩを低レベルにラッチし、
高レベルの時に外部アドレス信号ＡＤにより高レベル出
力あるいは低レベル出力にする。
【００１８】今、試験モード信号ＴＳＴが高電位となり
試験モードに設定されているとする。内部試験モード信
号ＴＩが高レベルで外部アドレス信号ＡＤが低レベルで
あると内部クロック信号ＣＫＩは高レベルとなり、ＮＡ
ＮＤゲートＧ２の出力は低レベル、制御回路３の出力は
低レベルとなり、ＮＡＮＤゲートＧ１の出力は高レベル
に固定されるため、電荷供給源回路２は非動作状態とな
って被昇圧節点Ａへの電位の供給を停止する。このと
き、前述したように被昇圧節点Ａと低電位節点との間に
短絡不具合があると、被昇圧節点Ａの電位ＯＵＴは、図
４の曲線Ｃ１に示すように、被昇圧節点Ａの短絡抵抗と
容量とにより定まる時定数に応じてその電位は低下し、
他の低電位節点の電位に静定する。また、電荷供給源回
路２は、外部からの制御信号に同期して非動作となるた
め半導体記憶装置内が安定状態で干渉雑音等により、被
昇圧節点Ａの電位が変動しないタイミングで非動作とす
ることが可能である。
試験モードに設定されているとする。内部試験モード信
号ＴＩが高レベルで外部アドレス信号ＡＤが低レベルで
あると内部クロック信号ＣＫＩは高レベルとなり、ＮＡ
ＮＤゲートＧ２の出力は低レベル、制御回路３の出力は
低レベルとなり、ＮＡＮＤゲートＧ１の出力は高レベル
に固定されるため、電荷供給源回路２は非動作状態とな
って被昇圧節点Ａへの電位の供給を停止する。このと
き、前述したように被昇圧節点Ａと低電位節点との間に
短絡不具合があると、被昇圧節点Ａの電位ＯＵＴは、図
４の曲線Ｃ１に示すように、被昇圧節点Ａの短絡抵抗と
容量とにより定まる時定数に応じてその電位は低下し、
他の低電位節点の電位に静定する。また、電荷供給源回
路２は、外部からの制御信号に同期して非動作となるた
め半導体記憶装置内が安定状態で干渉雑音等により、被
昇圧節点Ａの電位が変動しないタイミングで非動作とす
ることが可能である。
【００１９】第１の実施例では、試験モード時に、被昇
圧節点Ａに対する昇圧電位を保障するための電荷供給源
回路２のみを非動作とする場合を述べたが、被昇圧節点
Ａに対する電気供給源すべてを非動作とすると、被昇圧
節点Ａが完全なフローティング状態となるため、図４の
曲線Ｃ２に示すように、被昇圧節点Ａの最終電位は、短
絡した異電位部の電位まで降下させることが可能であ
る。この場合被昇圧節点Ａの不具合検出をさらに容易に
するという利点がある。
圧節点Ａに対する昇圧電位を保障するための電荷供給源
回路２のみを非動作とする場合を述べたが、被昇圧節点
Ａに対する電気供給源すべてを非動作とすると、被昇圧
節点Ａが完全なフローティング状態となるため、図４の
曲線Ｃ２に示すように、被昇圧節点Ａの最終電位は、短
絡した異電位部の電位まで降下させることが可能であ
る。この場合被昇圧節点Ａの不具合検出をさらに容易に
するという利点がある。
【００２０】図５に本発明の第２の実施例に関る、被昇
圧節点Ａに対する電荷供給制御回路の一例を示す。
圧節点Ａに対する電荷供給制御回路の一例を示す。
【００２１】ＰＲＣはプリチャージ信号ＡＳはアクティ
プ時の、選択信号、ＶＨは昇圧電位供給源の出力信号で
ある。
プ時の、選択信号、ＶＨは昇圧電位供給源の出力信号で
ある。
【００２２】動作時には、選択信号ＡＳが低レベルでト
ランジスタＱ２６のゲートは高電位にプリチャージされ
ているため、出力信号ＶＨにより、昇圧電位が被昇圧節
点Ａに与えられている。
ランジスタＱ２６のゲートは高電位にプリチャージされ
ているため、出力信号ＶＨにより、昇圧電位が被昇圧節
点Ａに与えられている。
【００２３】試験モードに設定されると内部試験モード
信号ＴＩは高レベルで外部アドレスＡＤが低レベルであ
ると内部クロック信号ＣＫＩは高レベルとなり、トラン
ジスタＱ２４のゲートが高レベルとなるため、トランジ
スタＱ２６ゲートが低レベルとなり昇圧電位供給源から
の電荷の供給がなくなり、被昇圧節点Ａは完全にフロー
ティング状態となる。
信号ＴＩは高レベルで外部アドレスＡＤが低レベルであ
ると内部クロック信号ＣＫＩは高レベルとなり、トラン
ジスタＱ２４のゲートが高レベルとなるため、トランジ
スタＱ２６ゲートが低レベルとなり昇圧電位供給源から
の電荷の供給がなくなり、被昇圧節点Ａは完全にフロー
ティング状態となる。
【００２４】従って前述したように、被昇圧節点Ａに低
電位部との短絡が生じている場合にはその異電位部電位
まで被昇圧節点Ａの電位が下がり不具合検出は容易とな
る。
電位部との短絡が生じている場合にはその異電位部電位
まで被昇圧節点Ａの電位が下がり不具合検出は容易とな
る。
【００２５】
【発明の効果】以上説明したように本発明は、被昇圧節
点Ａに対する電荷供給源回路の電荷の供給を、試験モー
ド時に停止する構成とことにより、被昇圧節点の電位の
低下を早めることができるので、不具合箇所の検出を短
時間に行うことができる効果がある。
点Ａに対する電荷供給源回路の電荷の供給を、試験モー
ド時に停止する構成とことにより、被昇圧節点の電位の
低下を早めることができるので、不具合箇所の検出を短
時間に行うことができる効果がある。
【図１】本発明の第１の実施例を示す回路図である。
【図２】図１に示された実施例の内部試験モード信号を
発生するテストモードエントリ回路の具体例を示す回路
図である。
発生するテストモードエントリ回路の具体例を示す回路
図である。
【図３】図１に示された実施例の内部クロック信号を発
生する内部クロック信号発生回路の具体例を示す回路図
である。
生する内部クロック信号発生回路の具体例を示す回路図
である。
【図４】図１に示された実施例の動作及び効果を説明す
るための被昇圧節点の電位波形図である。
るための被昇圧節点の電位波形図である。
【図５】本発明の第２の実施例の要部を示す回路図であ
る。
る。
【図６】従来の半導体記憶装置の一例を示す回路図であ
る。
る。
１ 発振器
２，２ａ 電荷供給源回路
３ 制御回路
４ テストモードエントリ回路
５ 内部クロック発生回路
６ プリチャージ回路
７ 電荷供給制御回路
Ｃ１ コンデンサ
Ｇ１〜Ｇ４ ＮＡＮＤゲート
ＩＶ１〜ＩＶ８ インバータ
Ｑ１〜Ｑ２７ トランジスタ
Claims (2)
- 【請求項１】 外部から供給される電源電圧を昇圧して
昇圧信号を発生する昇圧回路と、被昇圧節点を備えこの
被昇圧節点に供給される前記昇圧信号に従って所定の機
能をはたす内部回路と、前記昇圧信号に従って前記被昇
圧節点に電荷を供給しこの被昇圧節点を所定の電位に保
つ電荷供給源と、外部からの試験モード信号により試験
モードに設定されかつ外部からの制御信号が特定の条件
を満すとき前記電荷供給源の前記被昇圧節点への電荷の
供給を停止する電荷供給制御回路とを有することを特徴
とする半導体記憶装置。 - 【請求項２】 試験モードに設定されかつ制御信号が特
定の条件を満たすとき、被昇圧節点と全ての電荷供給と
を電気的に切離す電荷供給源切離し制御回路を設けた請
求項１記載の半導体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193380A JPH0536298A (ja) | 1991-08-02 | 1991-08-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3193380A JPH0536298A (ja) | 1991-08-02 | 1991-08-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536298A true JPH0536298A (ja) | 1993-02-12 |
Family
ID=16306964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3193380A Pending JPH0536298A (ja) | 1991-08-02 | 1991-08-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536298A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008133040A1 (ja) * | 2007-04-12 | 2010-07-22 | 株式会社ルネサステクノロジ | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298097A (ja) * | 1986-06-16 | 1987-12-25 | Nec Corp | 昇圧回路 |
| JPH01166399A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH0335491A (ja) * | 1989-06-30 | 1991-02-15 | Toshiba Corp | 半導体メモリ装置 |
-
1991
- 1991-08-02 JP JP3193380A patent/JPH0536298A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62298097A (ja) * | 1986-06-16 | 1987-12-25 | Nec Corp | 昇圧回路 |
| JPH01166399A (ja) * | 1987-12-23 | 1989-06-30 | Toshiba Corp | スタティック型ランダムアクセスメモリ |
| JPH0335491A (ja) * | 1989-06-30 | 1991-02-15 | Toshiba Corp | 半導体メモリ装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPWO2008133040A1 (ja) * | 2007-04-12 | 2010-07-22 | 株式会社ルネサステクノロジ | 半導体装置 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 19980224 |