JPH0536948A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH0536948A JPH0536948A JP3208781A JP20878191A JPH0536948A JP H0536948 A JPH0536948 A JP H0536948A JP 3208781 A JP3208781 A JP 3208781A JP 20878191 A JP20878191 A JP 20878191A JP H0536948 A JPH0536948 A JP H0536948A
- Authority
- JP
- Japan
- Prior art keywords
- pad
- input
- wiring
- output circuit
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/50—Bond wires
- H10W72/541—Dispositions of bond wires
- H10W72/5449—Dispositions of bond wires not being orthogonal to a side surface of the chip, e.g. fan-out arrangements
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W72/00—Interconnections or connectors in packages
- H10W72/90—Bond pads, in general
- H10W72/931—Shapes of bond pads
- H10W72/932—Plan-view shape, i.e. in top view
Landscapes
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 パッケージのリードとパッド間のボンディン
グが容易で、且つ信号の伝搬遅延時間の少ないマスター
スライス方式の半導体装置を提供する。 【構成】 本体領域21に内部基本素子８を配置し、その
外周に設けた周辺領域22に入／出力回路１を配置し、最
外周に形成したパッド領域24に、入／出力回路１には対
応させずにパッケージ５のリード４に対応させてパッド
２を設ける。そして周辺領域22とパッド領域24間の配線
領域23に設ける配線３により、パッド２と所定の入／出
力回路１とを接続する。これにより信号の伝搬遅延時間
を増大させることなく、パッド２とリード４間の接続を
容易にすることができる。
グが容易で、且つ信号の伝搬遅延時間の少ないマスター
スライス方式の半導体装置を提供する。 【構成】 本体領域21に内部基本素子８を配置し、その
外周に設けた周辺領域22に入／出力回路１を配置し、最
外周に形成したパッド領域24に、入／出力回路１には対
応させずにパッケージ５のリード４に対応させてパッド
２を設ける。そして周辺領域22とパッド領域24間の配線
領域23に設ける配線３により、パッド２と所定の入／出
力回路１とを接続する。これにより信号の伝搬遅延時間
を増大させることなく、パッド２とリード４間の接続を
容易にすることができる。
Description
【０００１】
【産業上の利用分野】この発明は、マスタースライス方
式の半導体装置、特にそのワイヤボンディング用パッド
の配置構成に関する。
式の半導体装置、特にそのワイヤボンディング用パッド
の配置構成に関する。
【０００２】
【従来の技術】従来のマスタースライス方式の半導体装
置において、ワイヤボンディング用パッドは図３に示す
ように、１つの入力及び出力回路（以下、入／出力回路
と略称する）１に対して、隣接する１つのパッド２が対
応するように配置されている。したがってパッケージの
種類によらずに、パッドの数及び位置が決まってしまう
ということがある。なお図３において、３は入／出力回
路１とパッド２とを接続する配線、６はチップ、８は内
部基本素子を示している。
置において、ワイヤボンディング用パッドは図３に示す
ように、１つの入力及び出力回路（以下、入／出力回路
と略称する）１に対して、隣接する１つのパッド２が対
応するように配置されている。したがってパッケージの
種類によらずに、パッドの数及び位置が決まってしまう
ということがある。なお図３において、３は入／出力回
路１とパッド２とを接続する配線、６はチップ、８は内
部基本素子を示している。
【０００３】これに対し、特公昭６３−６２８９８号公
報には、出力回路に対して隣接していないパッドを対応
させる手法が開示されている。この手法を図４を用いて
説明する。入／出力回路１-1，１-2，１-3，・・・内には
帰還配線11が設けられており、例えば入／出力回路１-3
の出力回路10は帰還配線11に接続され、更にチップ内配
線12により所望のパッド２-1のある入／出力回路１-1の
帰還配線11に接続され、配線３によりパッド２-1と接続
されるようになっている。
報には、出力回路に対して隣接していないパッドを対応
させる手法が開示されている。この手法を図４を用いて
説明する。入／出力回路１-1，１-2，１-3，・・・内には
帰還配線11が設けられており、例えば入／出力回路１-3
の出力回路10は帰還配線11に接続され、更にチップ内配
線12により所望のパッド２-1のある入／出力回路１-1の
帰還配線11に接続され、配線３によりパッド２-1と接続
されるようになっている。
【０００４】
【発明が解決しようとする課題】ところでマスタースラ
イス方式による半導体装置において、そのパッケージに
は使用するマスターバルクの入／出力回路の総数より少
ないピン数のものを使用する場合が多い。このような場
合、図３に示した従来の入／出力回路に対して隣接する
パッドを対応させる方式のものにおいては、パッケージ
のリードとワイヤボンディング用パッドの位置的な対応
が最適でなくなるため、例えば図５に示すように、部分
的に入／出力回路が集中した場合に、パッケージ５のリ
ード４とパッド２間のボンディングワイヤ７によるボン
ディングが困難になることがある。
イス方式による半導体装置において、そのパッケージに
は使用するマスターバルクの入／出力回路の総数より少
ないピン数のものを使用する場合が多い。このような場
合、図３に示した従来の入／出力回路に対して隣接する
パッドを対応させる方式のものにおいては、パッケージ
のリードとワイヤボンディング用パッドの位置的な対応
が最適でなくなるため、例えば図５に示すように、部分
的に入／出力回路が集中した場合に、パッケージ５のリ
ード４とパッド２間のボンディングワイヤ７によるボン
ディングが困難になることがある。
【０００５】この問題を回避するために、図４に示した
入／出力回路内に帰還配線を設ける方式を用いると、出
力回路からパッドまでの距離が帰還配線の分だけ増大
し、配線容量が増大するために、信号の伝搬遅延時間が
大きくなるという問題点がある。また更に図５に示す従
来例において図６に示すように、内部基本素子８から入
／出力回路１への配線９により、パッケージ５のリード
４，パッド２間のボンディングが容易な入／出力回路を
選択することが可能となるが、この場合も配線９が長く
なってしまうため、信号の伝搬遅延時間が大きくなって
しまうという問題があった。
入／出力回路内に帰還配線を設ける方式を用いると、出
力回路からパッドまでの距離が帰還配線の分だけ増大
し、配線容量が増大するために、信号の伝搬遅延時間が
大きくなるという問題点がある。また更に図５に示す従
来例において図６に示すように、内部基本素子８から入
／出力回路１への配線９により、パッケージ５のリード
４，パッド２間のボンディングが容易な入／出力回路を
選択することが可能となるが、この場合も配線９が長く
なってしまうため、信号の伝搬遅延時間が大きくなって
しまうという問題があった。
【０００６】本発明は、従来のマスタースライス方式の
半導体装置における上記問題点を解消するためになされ
たもので、どのような場合でもパッケージのリード，パ
ッド間のボンディングが容易で、しかも信号の伝搬遅延
時間の少ないマスタースライス方式の半導体装置を提供
することを目的とする。
半導体装置における上記問題点を解消するためになされ
たもので、どのような場合でもパッケージのリード，パ
ッド間のボンディングが容易で、しかも信号の伝搬遅延
時間の少ないマスタースライス方式の半導体装置を提供
することを目的とする。
【０００７】
【課題を解決するための手段及び作用】上記問題点を解
決するため、本発明は、複数の基本素子が配列され配線
層により該基本素子間が接続される本体領域と、複数の
入／出力回路とが配列される周辺領域を有するマスター
スライス方式の半導体装置において、前記本体領域及び
周辺領域を囲むようにワイヤボンディング用パッドを配
置するパッド領域を設け、該パッド領域において前記ワ
イヤボンディング用パッドを前記入／出力回路に対応さ
せないで任意の位置に形成するものである。
決するため、本発明は、複数の基本素子が配列され配線
層により該基本素子間が接続される本体領域と、複数の
入／出力回路とが配列される周辺領域を有するマスター
スライス方式の半導体装置において、前記本体領域及び
周辺領域を囲むようにワイヤボンディング用パッドを配
置するパッド領域を設け、該パッド領域において前記ワ
イヤボンディング用パッドを前記入／出力回路に対応さ
せないで任意の位置に形成するものである。
【０００８】このように構成した半導体装置において
は、どのような場合でもパッケージの構成に対応させて
ワイヤボンディング用パッドを配置することが可能とな
り、これにより該パッドとパッケージのリード間の接続
を容易にすることができる。
は、どのような場合でもパッケージの構成に対応させて
ワイヤボンディング用パッドを配置することが可能とな
り、これにより該パッドとパッケージのリード間の接続
を容易にすることができる。
【０００９】また周辺領域とパッド領域との間に配線領
域を形成することにより、この配線領域に形成する配線
により、パッドと入／出力回路はどのような対応の接続
も可能となり、パッケージの構成に容易に適合させるこ
とができ、信号の伝搬遅延時間の少なくパッドとリード
との接続が容易な半導体装置を実現できる。
域を形成することにより、この配線領域に形成する配線
により、パッドと入／出力回路はどのような対応の接続
も可能となり、パッケージの構成に容易に適合させるこ
とができ、信号の伝搬遅延時間の少なくパッドとリード
との接続が容易な半導体装置を実現できる。
【００１０】
【実施例】次に実施例について説明する。図１は、本発
明に係る半導体装置の一実施例をパッケージに実装した
態様を示す平面構成図である。図において、１は入／出
力回路、２はワイヤボンディング用パッド、３は入／出
力回路とワイヤボンディング用パッド間の配線、４はパ
ッケージのリード、５はパッケージ、６はチップ、７は
ボンディングワイヤ、８は内部基本素子、９は内部基本
素子と入／出力回路間の配線である。
明に係る半導体装置の一実施例をパッケージに実装した
態様を示す平面構成図である。図において、１は入／出
力回路、２はワイヤボンディング用パッド、３は入／出
力回路とワイヤボンディング用パッド間の配線、４はパ
ッケージのリード、５はパッケージ、６はチップ、７は
ボンディングワイヤ、８は内部基本素子、９は内部基本
素子と入／出力回路間の配線である。
【００１１】このように構成した本発明に係る半導体装
置は、図２の概念図に示すような領域に分けて表現する
ことができる。すなわち、内部基本素子８が配置される
本体領域21，該本体領域21の外側に形成され入／出力回
路１が配置される周辺領域22，該周辺領域22の外周に形
成されているパッド対入／出力回路配線用配線領域23，
該配線領域23の外側の最外周部に形成されるパッドを配
置するパッド領域24とで、半導体装置が構成されてい
る。
置は、図２の概念図に示すような領域に分けて表現する
ことができる。すなわち、内部基本素子８が配置される
本体領域21，該本体領域21の外側に形成され入／出力回
路１が配置される周辺領域22，該周辺領域22の外周に形
成されているパッド対入／出力回路配線用配線領域23，
該配線領域23の外側の最外周部に形成されるパッドを配
置するパッド領域24とで、半導体装置が構成されてい
る。
【００１２】このように領域を設定した本発明に係る半
導体装置においては、パッド２はパッケージの決定後
に、パッケージのリード数に合わせてパッド領域24に形
成する。このため従来のようにパッド２と入／出力回路
１とは対応せず、パッド２とリード４とが１対１に対応
しており、パッド２はその対応した最も近いリード４と
ボンディングされるため、その間のボンディング作業は
極めて容易に行うことができる。そして各入／出力回路
１からパッド２への接続は、配線領域23において配線３
により自由に行うことができるため、どの位置にある入
／出力回路を使用した場合でも支障は生じない。
導体装置においては、パッド２はパッケージの決定後
に、パッケージのリード数に合わせてパッド領域24に形
成する。このため従来のようにパッド２と入／出力回路
１とは対応せず、パッド２とリード４とが１対１に対応
しており、パッド２はその対応した最も近いリード４と
ボンディングされるため、その間のボンディング作業は
極めて容易に行うことができる。そして各入／出力回路
１からパッド２への接続は、配線領域23において配線３
により自由に行うことができるため、どの位置にある入
／出力回路を使用した場合でも支障は生じない。
【００１３】上記実施例においては、パッド領域24に形
成するパッド２の数は、パッケージ５のリード数に合わ
せて、入／出力回路１の数より少なく設定したものを示
したが、パッド２は入／出力回路１と隣接して対応させ
ないで、入／出力回路１と同数配置することもでき、こ
の場合も入／出力回路１からリード４に対応させたパッ
ド２への接続は、配線領域23における配線により自由に
行うことができる。
成するパッド２の数は、パッケージ５のリード数に合わ
せて、入／出力回路１の数より少なく設定したものを示
したが、パッド２は入／出力回路１と隣接して対応させ
ないで、入／出力回路１と同数配置することもでき、こ
の場合も入／出力回路１からリード４に対応させたパッ
ド２への接続は、配線領域23における配線により自由に
行うことができる。
【００１４】なお従来の半導体装置において、例えば図
６に示すように内部基本素子８から入／出力回路１への
配線９によって、使用する入／出力回路及びワイヤボン
ディング用パッドの位置を、ボンディングが容易なよう
に選択することも可能であるが、内部基本素子８から入
／出力回路１への配線９が長くなり、内部基本素子８が
駆動する負荷容量が増大する。これに対し、本発明にお
いては、入／出力回路１からワイヤボンディング用パッ
ド２への配線３が長くなり、出力回路が駆動する負荷容
量が増大するが、内部基本素子に比べ出力回路のバッフ
ァの負荷駆動能力の方がはるかに大きいので、本発明の
ように、入／出力回路とワイヤボンディング用パッド間
の配線を変えることにより、ワイヤボンディング用パッ
ドの位置を適当に配置させた方が、信号の伝搬遅延時間
を短縮でき有利である。
６に示すように内部基本素子８から入／出力回路１への
配線９によって、使用する入／出力回路及びワイヤボン
ディング用パッドの位置を、ボンディングが容易なよう
に選択することも可能であるが、内部基本素子８から入
／出力回路１への配線９が長くなり、内部基本素子８が
駆動する負荷容量が増大する。これに対し、本発明にお
いては、入／出力回路１からワイヤボンディング用パッ
ド２への配線３が長くなり、出力回路が駆動する負荷容
量が増大するが、内部基本素子に比べ出力回路のバッフ
ァの負荷駆動能力の方がはるかに大きいので、本発明の
ように、入／出力回路とワイヤボンディング用パッド間
の配線を変えることにより、ワイヤボンディング用パッ
ドの位置を適当に配置させた方が、信号の伝搬遅延時間
を短縮でき有利である。
【００１５】
【発明の効果】以上実施例に基づいて説明したように、
本発明によれば、パッド領域内においてパッドを入／出
力回路に対応させないで任意の位置に設けることができ
るので、パッドは対応した最も近いリードと接続され、
極めて容易に接続を行うことができ、しかも信号の伝搬
遅延時間を短縮できる半導体装置を提供することができ
る。
本発明によれば、パッド領域内においてパッドを入／出
力回路に対応させないで任意の位置に設けることができ
るので、パッドは対応した最も近いリードと接続され、
極めて容易に接続を行うことができ、しかも信号の伝搬
遅延時間を短縮できる半導体装置を提供することができ
る。
【図１】本発明に係る半導体装置の一実施例をパッケー
ジに実装した態様を示す平面構成図である。
ジに実装した態様を示す平面構成図である。
【図２】本発明に係る半導体装置の各区分領域を示す概
念図である。
念図である。
【図３】従来のマスタースライス方式の半導体装置の構
成例の一部を示す平面構成図である。
成例の一部を示す平面構成図である。
【図４】従来のマスタースライス方式の半導体装置の他
の構成例の一部を示す平面構成図である。
の構成例の一部を示す平面構成図である。
【図５】同じく従来のマスタースライス方式の半導体装
置をパッケージに実装した態様を示す平面構成図であ
る。
置をパッケージに実装した態様を示す平面構成図であ
る。
【図６】同じく従来のマスタースライス方式の半導体装
置をパッケージに実装した態様を示す平面構成図であ
る。
置をパッケージに実装した態様を示す平面構成図であ
る。
１ 入／出力回路
２ ワイヤボンディング用パッド
３ 入／出力回路とワイヤボンディング用パッド間の配
線 ４ リード ５ パッケージ ６ チップ ７ ボンディングワイヤ ８ 内部基本素子 ９ 内部基本素子と入／出力回路間の配線 21 本体領域 22 周辺領域22 23 パッド対入／出力回路配線用配線領域 24 パッド領域
線 ４ リード ５ パッケージ ６ チップ ７ ボンディングワイヤ ８ 内部基本素子 ９ 内部基本素子と入／出力回路間の配線 21 本体領域 22 周辺領域22 23 パッド対入／出力回路配線用配線領域 24 パッド領域
Claims (3)
- 【請求項１】 複数の基本素子が配列され配線層により
該基本素子間が接続される本体領域と、複数の入力及び
出力回路とが配列される周辺領域を有するマスタースラ
イス方式の半導体装置において、前記本体領域及び周辺
領域を囲むようにワイヤボンディング用パッドを配置す
るパッド領域を設け、該パッド領域において前記ワイヤ
ボンディング用パッドを前記入力及び出力回路に対応さ
せないで任意の位置に形成したことを特徴とする半導体
装置。 - 【請求項２】 前記周辺領域と前記パッド領域との間
に、該周辺領域に配置された入力及び出力回路と該パッ
ド領域のパッドとを接続する配線領域を備えていること
を特徴とする請求項１記載の半導体装置。 - 【請求項３】 前記周辺領域に配置された入力及び出力
回路と前記パッド領域に配置されたパッドとは、前記配
線領域内に形成される配線により任意に選択接続されて
いることを特徴とする請求項２記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208781A JPH0536948A (ja) | 1991-07-26 | 1991-07-26 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3208781A JPH0536948A (ja) | 1991-07-26 | 1991-07-26 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0536948A true JPH0536948A (ja) | 1993-02-12 |
Family
ID=16561999
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3208781A Withdrawn JPH0536948A (ja) | 1991-07-26 | 1991-07-26 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0536948A (ja) |
-
1991
- 1991-07-26 JP JP3208781A patent/JPH0536948A/ja not_active Withdrawn
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0650761B2 (ja) | 半導体装置 | |
| US5451814A (en) | Multi-chip module integrated circuit | |
| JP3831593B2 (ja) | マルチチップモジュール | |
| JP2001351983A (ja) | 半導体装置及びその製造方法 | |
| JPH02219254A (ja) | 半導体集積回路装置 | |
| JPH0536948A (ja) | 半導体装置 | |
| JPH05243482A (ja) | 半導体集積回路 | |
| JP2910724B2 (ja) | 入出力バッファ | |
| JPH02267947A (ja) | 半導体装置 | |
| JPH04199563A (ja) | 半導体集積回路用パッケージ | |
| JPH04361538A (ja) | 大規模集積回路 | |
| JPH023259A (ja) | マスタスライス型半導体装置の製造方法 | |
| JPS62114259A (ja) | 半導体集積回路装置 | |
| JP2949951B2 (ja) | 半導体装置 | |
| JP2697045B2 (ja) | 半導体集積回路 | |
| JPH0738011A (ja) | 半導体集積回路装置 | |
| JP2555991B2 (ja) | パッケージ | |
| JPH08264673A (ja) | 集積回路装置 | |
| JPS61187249A (ja) | 半導体集積回路装置 | |
| JPH03261152A (ja) | 半導体集積回路装置 | |
| JPH065782A (ja) | 半導体チップコーナー部のレイアウト方法、及び半導体集積回路装置 | |
| JPH05190674A (ja) | 半導体集積回路装置 | |
| JPH01114049A (ja) | サイズ可変の集積回路チップ | |
| JPH06204395A (ja) | 半導体装置 | |
| JPH04199570A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 19981008 |