JPH0650761B2 - 半導体装置 - Google Patents

半導体装置

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JPH0650761B2
JPH0650761B2 JP61189098A JP18909886A JPH0650761B2 JP H0650761 B2 JPH0650761 B2 JP H0650761B2 JP 61189098 A JP61189098 A JP 61189098A JP 18909886 A JP18909886 A JP 18909886A JP H0650761 B2 JPH0650761 B2 JP H0650761B2
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Description

【発明の詳細な説明】 〔概要〕 本発明は半導体装置において、 チップコーナ部を有効に利用できず、Ｉ／Ｏセルピン数
を多く設けられず、又、チップコーナ部におけるボンデ
ィングをやりにくい従来装置の問題点を解決するため、 一のＩ／Ｏセルを構成する回路部分を複数に分割してそ
の一部をチップ周辺部に配置し、残りの部分をチップ内
部に設けることにより、チップ周辺部に配置するＩ／Ｏ
セルの面積を減らし、 Ｉ／Ｏセルの配置間隔を小さくしてＩ／Ｏセルピン数を
増大させ且つチップコーナ部にまでＩ／Ｏセルピンを設
け得、又、チップコーナ部におけるボンディングが容易
になるようにボンディングパッドを配置し得るようにし
たものである。
〔産業上の利用分野〕
本発明は半導体装置に関する。半導体装置は、一般に、
第７図に示すように外部回路とのインタフェース回路で
あるＩ／Ｏセル１１，１２，…をチップ２の周辺部に配
置する。この場合、チップコーナ部２ａを有効に利用し
得、又、チップ中央部でもＩ／Ｏセルピン数を多くとり
得る構成の半導体装置が必要とされる。
〔従来の技術〕
第７図は従来装置の一例の平面図を示す。同図中、
１１，１２，…はＩ／Ｏセルで、保護回路部、及び、入
力バッファ及び出力バッファの論理機能を有する論理回
路部（いずれも図示せず）、及び、ボンディングパッド
１ａにて構成されており、チップ２の周辺部に配置され
ている。３は配線パターンで、Ｉ／Ｏセル１１，１２，
…とボンディングワイヤ４にて接続されている。
〔発明が解決しようとする問題点〕
上記従来装置では、チップコーナ部２ａ付近に配置され
ているＩ／Ｏセル１１，１３はライン１ｂのためにチッ
プコーナ部２ａ方向にこれ以上近接して配置することは
できず、このため、第７図に示す如く、チップコーナ部
２ａが無駄な空間として残る。従って、チップコーナ部
２ａがある分だけＩ／Ｏセルの数を多く配置することが
できず、そしてチップ中央部においてＩ／Ｏセルピン数
を多くとり得ず、又、特に、チップコーナ部２ａ近傍の
Ｉ／Ｏセル１１のボンディングワイヤ４が長く引きまわ
され、Ｉ／Ｏセル１１と配線パターン３とが遠いために
ボンディングしにくい等の問題点があった。
〔問題点を解決するための手段〕
本発明になる半導体装置は、第１図に示す如く、各Ｉ／
Ｏセルを構成する保護回路ならびに論理回路の回路部分
を複数の分割回路（５，６）に分割し、 その一部の分割回路部（５）と、それぞれ対応する前記
一部の分割回路部（５）に接続されるべき複数のボンデ
ィングパッド（１ａ）とをチップ（２）の周辺部に沿っ
て同じ配列順で配置し、前記チップの辺の中央部に位置
する少なくとも１つの前記一部の分割回路部を、対応す
るボンディングパッドと位置的に整列させ、中央部の一
部の分割回路部よりもチップコーナ部に近い少なくとも
１つの前記一部の分割回路部に対応するボンディングパ
ッドを、一部の分割回路部よりも前記チップコーナ側に
位置的にシフトして配置し、 前記複数の分割回路部の残りの分割回路部（６）をチッ
プ内部の予め定められた領域内に配置してなる。
〔作用〕
本発明では、各工程Ｉ／Ｏセルを複数の分割回路部
（５，６）に分割し、チップコーナ部に近い少なくとも
１つの一部の分割回路部（５）に対応するボンディング
パッドはこの一部の分割回路部に対してチップコーナ側
に位置的にシフトして配置されているので、チップコー
ナ部２ａの面積を減少できると共に、チップ周辺部の何
も配置されない面積も減少することができ、更にチップ
コーナ部２ａに一部の分割回路部を近づけて配置でき
る。
〔実施例〕
第１図は本発明装置の一実施例の平面図を示し、同図
中、第７図と同一構成部分には同一番号を付す。第３図
（Ａ），（Ｂ）は夫々従来周知のＩ／Ｏセルの具体的回
路図及び等価ブロック図を示す。本発明装置は、Ｉ／Ｏ
セルを構成する回路部分を例えば、第１分割回路部及び
第２分割回路部及びボンディングパッドの複数部分に分
割する点に特徴を有する。
第１図中、５はＩ／Ｏセルを構成するところの保護回路
部を含む回路にて構成された第１分割回路部、６はＩ／
Ｏセルを構成するところの論理回路部を含む回路にて構
成された第２分割回路部であり、内部セル配置領域６０
内に設けられている。このように、Ｉ／Ｏセルの保護回
路ならびに論理回路の回路部分を複数に分割することに
より、特に、第１分割回路部５及びボンディングパッド
１ａをチップコーナ部２ａに配置し得る。
従って、第２図に示す如く、１個のＩ／Ｏセルをチップ
の周辺部（５）とチップの内部（６）とに分割して配置
することにより、第３図に示す如く、チップの周辺部に
配置する部面の面積Ｓ１を減少し得る。これにより、セ
ルの長さｈ及び幅ｗを小にできるので、幅ｗを小にする
ことによって従来装置のものよりもＩ／Ｏセルの数を多
く配置することができ、又、チップコーナ部２ａの面積
Ｓ２も減少し、チップコーナ部２ａにＩ／Ｏセルを従来
装置より近づけて配置できるのでボンディングしやすく
なり、又、ボンディングワイヤ７を短かくし得る。又、
Ｉ／Ｏセルの配置間隔を小さくできるのでＩ／Ｏセルピ
ン数を多くとり得る。
ここで、第３図（Ａ），（Ｂ）に示すＩ／Ｏセルは双方
向性バッファである。同図中、端子Ｘはボンディングパ
ッド１ａに接続される入出力端子、端子ＩＮは入力バッ
ファのデータ出力端子、端子ＯＴは出力バッファのデー
タ入力端子、端子Ｃは出力バッファを高インピーダンス
状態及び出力状態に切換える制御信号の入力端子であ
る。
本発明は第３図（Ａ），（Ｂ）に示すものに限定され
ず、た第４図（Ａ），（Ｂ）及び第５図（Ａ），（Ｂ）
に示す入力バッファや、第６図（Ａ），（Ｂ）に示す出
力バッファにも同様に適用し得る。第３図（Ａ）〜第６
図（Ａ）中、５′，５″，５はチップ周辺領域に配置
する回路部、６′，６″，６はチップ内部の所定領域
に配置する回路部である。
なお、Ｉ／Ｏセルの回路部の分割領域は第３図乃至第６
図に示す例に示す領域に限定されるものではなく、チッ
プ設計に応じて適宜行なってよい。
〔発明の効果〕
本発明によれば、一のＩ／Ｏセルを構成する保護回路な
らびに論理回路の回路部分を複数の部分に分割してその
一部をチップ周辺部に配置し、残りの部分をチップ内部
の所定領域に配置したため、従来装置よりもＩ／Ｏセル
の配置間隔を小さくできると同時にチップコーナ部を有
効に使用でき、これにより、従来装置よりもＩ／Ｏセル
のピン数を多く配置し得、又、特に、チップコーナ部近
傍のＩ／Ｏセルのボンディングを従来装置に比してボン
ディングしやすいように構成し得る等の特長を有する。
【図面の簡単な説明】
第１図は本発明装置の一実施例の平面図、 第２図はチップコーナ部の拡大図、 第３図乃至第６図は本発明装置に用いるＩ／Ｏセルの回
路の分割例、 第７図は従来装置の一例の平面図である。 第１図において、 １ａはボンディングパッド、 ２はチップ、 ２ａはチップコーナ部、 ３は配線パターン、 ５，５′，５″，５は第１分割回路部、 ６，６′，６″，６は第２分割回路部、 ７はボンディングワイヤである。

Claims (1)

    【特許請求の範囲】
  1. 【請求項１】チップ（２）周辺部にＩ／Ｏセルを配置し
    た半導体装置において、 各Ｉ／Ｏセルを構成する保護回路ならびに論理回路の回
    路部分を複数の分割回路部（５，６）に分割し、 その一部の分割回路部（５）と、それぞれ対応する前記
    一部の分割回路部（５）に接続されるべき複数のボンデ
    ィングパッド（１ａ）とをチップ（２）の周辺部に沿っ
    て同じ配列順で配置し、前記チップの辺の中央部に位置
    する少なくとも１つの前記一部の分割回路部を、対応す
    るボンディングパッドと位置的に整列させ、上記中央部
    の一部の分割回路部よりもチップコーナ部に近い少なく
    とも１つの前記一部の分割回路部に対応するボンディン
    グパッドを、一部の分割回路部よりも前記チップコーナ
    側に位置的にシフトして配置し、 前記複数の分割回路部の残りの分割回路部（６）をチッ
    プ内部の予め定められた領域内に配置してなることを特
    徴とする半導体装置。
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