JPH0537304A - フリツプフロツプ - Google Patents
フリツプフロツプInfo
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- JPH0537304A JPH0537304A JP3210167A JP21016791A JPH0537304A JP H0537304 A JPH0537304 A JP H0537304A JP 3210167 A JP3210167 A JP 3210167A JP 21016791 A JP21016791 A JP 21016791A JP H0537304 A JPH0537304 A JP H0537304A
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- JP
- Japan
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- latch circuit
- gate
- read
- transistor
- control signal
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Abstract
(57)【要約】
【目的】 フリップフロップにおける、データつき抜け
の誤動作を防ぐ。 【構成】 マスターラッチ回路とスレーブラッチ回路の
読み取り用ゲートをそれぞれＰｃｈＭＯＳトランジス
タ，ＮｃｈＭＯＳトランジスタのいずれか１つの異なる
チャネルのトランジスタで構成し、同一のコントロール
信号を与える。 【効果】 入力データによってマスターラッチ回路，ス
レーブラッチ回路のいずれかの読み取り用ゲートの応答
が遅くなるので、コントロール信号の波形がなまっても
データつき抜けの誤動作が生じにくくなる。
の誤動作を防ぐ。 【構成】 マスターラッチ回路とスレーブラッチ回路の
読み取り用ゲートをそれぞれＰｃｈＭＯＳトランジス
タ，ＮｃｈＭＯＳトランジスタのいずれか１つの異なる
チャネルのトランジスタで構成し、同一のコントロール
信号を与える。 【効果】 入力データによってマスターラッチ回路，ス
レーブラッチ回路のいずれかの読み取り用ゲートの応答
が遅くなるので、コントロール信号の波形がなまっても
データつき抜けの誤動作が生じにくくなる。
Description
【０００１】
【産業上の利用分野】この発明はフリップフロップに関
し、特に半導体集積回路装置等に使用されるフリップフ
ロップに関するものである。
し、特に半導体集積回路装置等に使用されるフリップフ
ロップに関するものである。
【０００２】
【従来の技術】図２は従来のフリップフロップを示す回
路図であり、図において１はマスターラッチ回路、２は
該マスターラッチ回路１の後段に接続されたスレーブラ
ッチ回路、５，６はＮｃｈＭＯＳトランジスタ，Ｐｃｈ
ＭＯＳトランジスタで、互いに並列に接続されてマスタ
ーラッチ回路１の読み取り用ゲート３およびスレーブラ
ッチ回路２の読み取り用ゲート４を構成する。７はマス
ターラッチ回路１及びスレーブラッチ回路２のラッチ用
ゲートとなるアナログスイッチ、８はバッファ、φ，／
φは互いに相反するコントロール信号である。
路図であり、図において１はマスターラッチ回路、２は
該マスターラッチ回路１の後段に接続されたスレーブラ
ッチ回路、５，６はＮｃｈＭＯＳトランジスタ，Ｐｃｈ
ＭＯＳトランジスタで、互いに並列に接続されてマスタ
ーラッチ回路１の読み取り用ゲート３およびスレーブラ
ッチ回路２の読み取り用ゲート４を構成する。７はマス
ターラッチ回路１及びスレーブラッチ回路２のラッチ用
ゲートとなるアナログスイッチ、８はバッファ、φ，／
φは互いに相反するコントロール信号である。
【０００３】次に動作について説明する。コントロール
信号φが“Ｈ”のとき、マスターラッチ回路１では、読
み取り用ゲート３がＯＮ状態、ラッチ用ゲート７がＯＦ
Ｆ状態となっており、また、スレーブラッチ回路２で
は、読み取り用ゲート４がＯＦＦ状態、ラッチ用ゲート
７がＯＮ状態となっている。
信号φが“Ｈ”のとき、マスターラッチ回路１では、読
み取り用ゲート３がＯＮ状態、ラッチ用ゲート７がＯＦ
Ｆ状態となっており、また、スレーブラッチ回路２で
は、読み取り用ゲート４がＯＦＦ状態、ラッチ用ゲート
７がＯＮ状態となっている。
【０００４】この時、Ａ点，Ｂ点，Ｃ点では、入力中の
データを保持しており、Ｄ点，Ｅ点では、入力中のデー
タが入力される前に入力されたデータを保持している。
データを保持しており、Ｄ点，Ｅ点では、入力中のデー
タが入力される前に入力されたデータを保持している。
【０００５】次にコントロール信号φが“Ｌ”になる
と、マスターラッチ回路１では、読み取り用ゲート３が
ＯＦＦ状態、ラッチ用ゲート７がＯＮ状態となり、ま
た、スレーブラッチ回路２では、読み取り用ゲート４が
ＯＮ状態、ラッチ用ゲート７がＯＦＦ状態となる。
と、マスターラッチ回路１では、読み取り用ゲート３が
ＯＦＦ状態、ラッチ用ゲート７がＯＮ状態となり、ま
た、スレーブラッチ回路２では、読み取り用ゲート４が
ＯＮ状態、ラッチ用ゲート７がＯＦＦ状態となる。
【０００６】この時、Ｂ点，Ｃ点，Ｄ点，Ｅ点では、上
記のコントロール信号φが“Ｈ”の時入力されたデータ
を保持している。
記のコントロール信号φが“Ｈ”の時入力されたデータ
を保持している。
【０００７】このようにコントロール信号φが“Ｈ”の
時は、マスターラッチ回路１が入力中のデータを、スレ
ーブラッチ回路２がその前のデータを保持し、続いてコ
ントロール信号φが“Ｌ”になった時は、マスターラッ
チ回路１，スレーブラッチ回路２ともにコントロール信
号φが“Ｈ”の時に入力されたデータを保持する。
時は、マスターラッチ回路１が入力中のデータを、スレ
ーブラッチ回路２がその前のデータを保持し、続いてコ
ントロール信号φが“Ｌ”になった時は、マスターラッ
チ回路１，スレーブラッチ回路２ともにコントロール信
号φが“Ｈ”の時に入力されたデータを保持する。
【０００８】ここで、マスターラッチ回路１の読み取り
用ゲート３の特性について詳しく説明する。図３はＭＯ
Ｓトランジスタの応答を示すタイミングチャート図であ
る。
用ゲート３の特性について詳しく説明する。図３はＭＯ
Ｓトランジスタの応答を示すタイミングチャート図であ
る。
【０００９】コントロール信号φが“Ｌ”の時は、Ｎｃ
ｈＭＯＳトランジスタ５，ＰｃｈＭＯＳトランジスタ６
はともにＯＦＦ状態にある。コントロール信号φが
“Ｈ”の時は、ＮｃｈＭＯＳトランジスタ５，ＰｃｈＭ
ＯＳトランジスタ６はともにＯＮ状態にあり、この時、
入力側に図３のＶI のように信号を入力すると、それぞ
れのトランジスタからの出力は、そのトランジスタ自体
の特性から、ＮｃｈＭＯＳトランジスタ５の出力は図３
のＶONのように、ＰｃｈＭＯＳトランジスタ６の出力は
図３のＶOPのようになる。
ｈＭＯＳトランジスタ５，ＰｃｈＭＯＳトランジスタ６
はともにＯＦＦ状態にある。コントロール信号φが
“Ｈ”の時は、ＮｃｈＭＯＳトランジスタ５，ＰｃｈＭ
ＯＳトランジスタ６はともにＯＮ状態にあり、この時、
入力側に図３のＶI のように信号を入力すると、それぞ
れのトランジスタからの出力は、そのトランジスタ自体
の特性から、ＮｃｈＭＯＳトランジスタ５の出力は図３
のＶONのように、ＰｃｈＭＯＳトランジスタ６の出力は
図３のＶOPのようになる。
【００１０】つまり、ＮｃｈＭＯＳトランジスタ５は、
“Ｌ”データに対する応答が速く、“Ｌ”電位を十分に
伝えることができるが、“Ｈ”データに対しては応答が
遅く、“Ｈ”電位を十分に伝えることができない。
“Ｌ”データに対する応答が速く、“Ｌ”電位を十分に
伝えることができるが、“Ｈ”データに対しては応答が
遅く、“Ｈ”電位を十分に伝えることができない。
【００１１】また、ＰｃｈＭＯＳトランジスタ６は、
“Ｈ”データに対する応答が速く、“Ｈ”電位を十分に
伝えることができるが、“Ｌ”データに対しては応答が
遅く、“Ｌ”電位を十分に伝えることができない。
“Ｈ”データに対する応答が速く、“Ｈ”電位を十分に
伝えることができるが、“Ｌ”データに対しては応答が
遅く、“Ｌ”電位を十分に伝えることができない。
【００１２】しかし、マスターラッチ回路１の読み取り
用ゲート３では、ＮｃｈＭＯＳトランジスタ５とＰｃｈ
ＭＯＳトランジスタ６が互いに並列に接続されているの
で、“Ｈ”，“Ｌ”どちらのデータに対しても応答が速
く、その電位を十分に伝えてしまう。
用ゲート３では、ＮｃｈＭＯＳトランジスタ５とＰｃｈ
ＭＯＳトランジスタ６が互いに並列に接続されているの
で、“Ｈ”，“Ｌ”どちらのデータに対しても応答が速
く、その電位を十分に伝えてしまう。
【００１３】スレーブラッチ回路２の読み取り用ゲート
４の場合も上記と同様に、ＮｃｈＭＯＳトランジスタ５
とＰｃｈＭＯＳトランジスタ６が互いに並列に接続され
ているので、“Ｈ”，“Ｌ”どちらのデータに対しても
応答が速く、その電位を十分に伝えてしまう。
４の場合も上記と同様に、ＮｃｈＭＯＳトランジスタ５
とＰｃｈＭＯＳトランジスタ６が互いに並列に接続され
ているので、“Ｈ”，“Ｌ”どちらのデータに対しても
応答が速く、その電位を十分に伝えてしまう。
【００１４】
【発明が解決しようとする課題】従来のフリップフロッ
プは以上のように構成されているので、マスターラッチ
回路１，スレーブラッチ回路２の読み取り用ゲート３，
４が“Ｌ”，“Ｈ”どちらのデータに対しても応答が速
く、その電位を十分に伝えてしまうので、コントロール
信号φ，及び／φの波形がなまり、マスターラッチ回路
１の読み取り用ゲート３とスレーブラッチ回路２の読み
取り用ゲート４が同時にＯＮ状態となる期間が生じ、Ａ
点の電位がＥ点まで伝えられてしまうという誤動作が発
生してしまう問題点があった。
プは以上のように構成されているので、マスターラッチ
回路１，スレーブラッチ回路２の読み取り用ゲート３，
４が“Ｌ”，“Ｈ”どちらのデータに対しても応答が速
く、その電位を十分に伝えてしまうので、コントロール
信号φ，及び／φの波形がなまり、マスターラッチ回路
１の読み取り用ゲート３とスレーブラッチ回路２の読み
取り用ゲート４が同時にＯＮ状態となる期間が生じ、Ａ
点の電位がＥ点まで伝えられてしまうという誤動作が発
生してしまう問題点があった。
【００１５】また、マスターラッチ回路１，スレーブラ
ッチ回路２の読み取り用ゲート３，４に与えるコントロ
ール信号φ，／φの位相差が大きくなると、誤動作しや
すくなるという問題点があった。
ッチ回路２の読み取り用ゲート３，４に与えるコントロ
ール信号φ，／φの位相差が大きくなると、誤動作しや
すくなるという問題点があった。
【００１６】この発明は上記のような問題点を解消する
ためになされたもので、コントロール信号φ，／φの波
形がなまり、マスターラッチ回路１の読み取り用ゲート
３とスレーブラッチ回路２の読み取り用ゲート４が同時
にＯＮ状態になる期間が生じても誤動作しにくいフリッ
プフロップを得ることを目的とする。
ためになされたもので、コントロール信号φ，／φの波
形がなまり、マスターラッチ回路１の読み取り用ゲート
３とスレーブラッチ回路２の読み取り用ゲート４が同時
にＯＮ状態になる期間が生じても誤動作しにくいフリッ
プフロップを得ることを目的とする。
【００１７】
【課題を解決するための手段】この発明に係るフリップ
フロップは、マスターラッチ回路の読み取り用ゲートを
ＰｃｈＭＯＳトランジスタあるいはＮｃｈＭＯＳトラン
ジスタのいずれか一方のみで構成し、同時にスレーブラ
ッチ回路の読み取り用ゲートをマスターラッチ回路とは
異なるチャネルのトランジスタのみで構成し、その両方
のトランジスタのゲートに同一のコントロール信号を与
えるものである。
フロップは、マスターラッチ回路の読み取り用ゲートを
ＰｃｈＭＯＳトランジスタあるいはＮｃｈＭＯＳトラン
ジスタのいずれか一方のみで構成し、同時にスレーブラ
ッチ回路の読み取り用ゲートをマスターラッチ回路とは
異なるチャネルのトランジスタのみで構成し、その両方
のトランジスタのゲートに同一のコントロール信号を与
えるものである。
【００１８】また、この発明に係るフリップフロップ
は、マスターラッチ回路とスレーブラッチ回路２のそれ
ぞれの読み取り用ゲートを構成するトランジスタのう
ち、コントロール信号φを与える方のトランジスタのみ
を、あるいはコントロール信号／φを与える方のトラン
ジスタのみを、他方に対して十分小さなサイズにしたも
のである。
は、マスターラッチ回路とスレーブラッチ回路２のそれ
ぞれの読み取り用ゲートを構成するトランジスタのう
ち、コントロール信号φを与える方のトランジスタのみ
を、あるいはコントロール信号／φを与える方のトラン
ジスタのみを、他方に対して十分小さなサイズにしたも
のである。
【００１９】
【作用】この発明におけるフリップフロップは、
“Ｌ”，“Ｈ”いずれの入力データに対してもマスター
ラッチ回路あるいはスレーブラッチ回路のどちらかの読
み取り用ゲートの応答を遅くしたので、コントロール信
号φ，／φの波形がなまっても入力ゲートがつき抜ける
ような誤動作をしにくくなる。
“Ｌ”，“Ｈ”いずれの入力データに対してもマスター
ラッチ回路あるいはスレーブラッチ回路のどちらかの読
み取り用ゲートの応答を遅くしたので、コントロール信
号φ，／φの波形がなまっても入力ゲートがつき抜ける
ような誤動作をしにくくなる。
【００２０】また、マスターラッチ回路あるいはスレー
ブラッチ回路の読み取り用ゲートにコントロール信号
φ，／φのいずれか一方しか与えていないので、コント
ロール信号φ，／φの間の位相差が大きくなっても誤動
作しにくくなる。
ブラッチ回路の読み取り用ゲートにコントロール信号
φ，／φのいずれか一方しか与えていないので、コント
ロール信号φ，／φの間の位相差が大きくなっても誤動
作しにくくなる。
【００２１】さらに、マスターラッチ回路あるいはスレ
ーブラッチ回路の読み取り用ゲートを、それぞれ１つの
トランジスタのみで構成するので、素子数を減らすこと
ができる。
ーブラッチ回路の読み取り用ゲートを、それぞれ１つの
トランジスタのみで構成するので、素子数を減らすこと
ができる。
【００２２】
【実施例】以下、この発明の一実施例について説明す
る。図１はこの発明の一実施例によるフリップフロップ
の回路図であり、図において、マスターラッチ回路１の
読み取り用ゲート３をＮｃｈＭＯＳトランジスタのみ
で、スレーブラッチ回路２の読み取り用ゲート４をＰｃ
ｈＭＯＳトランジスタのみで構成していること以外、各
部の構成，機能は従来のものと同じである。
る。図１はこの発明の一実施例によるフリップフロップ
の回路図であり、図において、マスターラッチ回路１の
読み取り用ゲート３をＮｃｈＭＯＳトランジスタのみ
で、スレーブラッチ回路２の読み取り用ゲート４をＰｃ
ｈＭＯＳトランジスタのみで構成していること以外、各
部の構成，機能は従来のものと同じである。
【００２３】従って、マスターラッチ回路１とスレーブ
ラッチ回路２がデータを保持していく基本的動作も従来
のものと同様なので、ここでは、コントロール信号φ，
／φの波形がなまった場合について説明する。
ラッチ回路２がデータを保持していく基本的動作も従来
のものと同様なので、ここでは、コントロール信号φ，
／φの波形がなまった場合について説明する。
【００２４】まず、コントロール信号φがゆっくり
“Ｈ”から“Ｌ”になる時、一時的にマスターラッチ回
路１の読み取り用ゲート３とスレーブラッチ回路２の読
み取り用ゲート４が同時にＯＮ状態となり、Ａ点のデー
タがＥ点までつき抜けるが、ここでは問題ない。
“Ｈ”から“Ｌ”になる時、一時的にマスターラッチ回
路１の読み取り用ゲート３とスレーブラッチ回路２の読
み取り用ゲート４が同時にＯＮ状態となり、Ａ点のデー
タがＥ点までつき抜けるが、ここでは問題ない。
【００２５】次にコントロール信号φがゆっくり“Ｌ”
から“Ｈ”になる時、一時的にマスターラッチ回路１の
読み取り用ゲート３とスレーブラッチ回路の読み取り用
ゲート４が同時にＯＮ状態となり、Ａ点のデータがＥ点
までつき抜けてしまうので、従来のフリップフロップで
は誤動作となっていた。
から“Ｈ”になる時、一時的にマスターラッチ回路１の
読み取り用ゲート３とスレーブラッチ回路の読み取り用
ゲート４が同時にＯＮ状態となり、Ａ点のデータがＥ点
までつき抜けてしまうので、従来のフリップフロップで
は誤動作となっていた。
【００２６】しかし、本実施例のフリップフロップで
は、この時のＡ点のデータが“Ｈ”である場合、マスタ
ーラッチ回路１の読み取り用ゲート３がＮｃｈＭＯＳト
ランジスタ５のみで構成されているので、図３のように
“Ｈ”データに対する応答が遅く、Ｃ点に“Ｈ”データ
が伝えられるまでにスレーブラッチ回路２の読み取り用
ゲート４がＯＦＦ状態になり、誤動作にはならない。
は、この時のＡ点のデータが“Ｈ”である場合、マスタ
ーラッチ回路１の読み取り用ゲート３がＮｃｈＭＯＳト
ランジスタ５のみで構成されているので、図３のように
“Ｈ”データに対する応答が遅く、Ｃ点に“Ｈ”データ
が伝えられるまでにスレーブラッチ回路２の読み取り用
ゲート４がＯＦＦ状態になり、誤動作にはならない。
【００２７】また、Ａ点のデータが“Ｌ”である場合、
マスターラッチ回路１の読み取り用ゲート３の応答は速
いが、スレーブラッチ回路２の読み取り用ゲート４がＰ
ｃｈＭＯＳトランジスタ６のみで構成されており、図３
のように“Ｌ”データに対する応答が遅いため、“Ｌ”
データが点Ｄに伝えられる前に読み取り用ゲート４がＯ
ＦＦ状態となるため、誤動作にならない。
マスターラッチ回路１の読み取り用ゲート３の応答は速
いが、スレーブラッチ回路２の読み取り用ゲート４がＰ
ｃｈＭＯＳトランジスタ６のみで構成されており、図３
のように“Ｌ”データに対する応答が遅いため、“Ｌ”
データが点Ｄに伝えられる前に読み取り用ゲート４がＯ
ＦＦ状態となるため、誤動作にならない。
【００２８】このように、“Ｌ”，“Ｈ”いずれの入力
データに対しても、マスターラッチ回路１あるいはスレ
ーブラッチ回路２のどちらかの読み取り用ゲートの応答
を遅くしたので、コントロール信号φ，／φの波形がな
まっても、誤動作となることはない。
データに対しても、マスターラッチ回路１あるいはスレ
ーブラッチ回路２のどちらかの読み取り用ゲートの応答
を遅くしたので、コントロール信号φ，／φの波形がな
まっても、誤動作となることはない。
【００２９】また、マスターラッチ回路１およびスレー
ブラッチ回路２の読み取り用ゲートに、コントロール信
号φあるいは／φのいずれか一方しか与えていないの
で、コントロール信号φ，／φの間の位相差が大きくな
っても誤動作しにくくなる。
ブラッチ回路２の読み取り用ゲートに、コントロール信
号φあるいは／φのいずれか一方しか与えていないの
で、コントロール信号φ，／φの間の位相差が大きくな
っても誤動作しにくくなる。
【００３０】さらに、マスターラッチ回路１およびスレ
ーブラッチ回路２の読み取り用ゲートを、ひとつのトラ
ンジスタのみで構成しているので、素子数を減少するこ
とができる。
ーブラッチ回路２の読み取り用ゲートを、ひとつのトラ
ンジスタのみで構成しているので、素子数を減少するこ
とができる。
【００３１】なお、上記実施例では、マスターラッチ回
路１の読み取り用ゲート３をＮｃｈＭＯＳトランジス
タ，スレーブラッチ回路２の読み取り用ゲート４をＰｃ
ｈＭＯＳトランジスタ、与えるコントロール信号をφと
したが、上記実施例のそれぞれのチャネルを交換し、コ
ントロール信号を／φとしても同様の効果が得られる。
路１の読み取り用ゲート３をＮｃｈＭＯＳトランジス
タ，スレーブラッチ回路２の読み取り用ゲート４をＰｃ
ｈＭＯＳトランジスタ、与えるコントロール信号をφと
したが、上記実施例のそれぞれのチャネルを交換し、コ
ントロール信号を／φとしても同様の効果が得られる。
【００３２】また、上記実施例において、回路内のトラ
ンジスタのサイズを全て同じくすると、読み取り用ゲー
トの出力インピーダンスに対してラッチ用ゲートの出力
インピーダンスが小さくなるので、さらに誤動作しにく
くなる。
ンジスタのサイズを全て同じくすると、読み取り用ゲー
トの出力インピーダンスに対してラッチ用ゲートの出力
インピーダンスが小さくなるので、さらに誤動作しにく
くなる。
【００３３】更に、従来のフリップフロップの構造でマ
スターラッチ回路１，スレーブラッチ回路２の読み取り
用ゲート３，４のコントロール信号φを与える方のトラ
ンジスタのみを、あるいはコントロール信号／φを与え
る方のトランジスタのみを、他方に対して十分小さなサ
イズにしても上記実施例と同様の効果が得られる。
スターラッチ回路１，スレーブラッチ回路２の読み取り
用ゲート３，４のコントロール信号φを与える方のトラ
ンジスタのみを、あるいはコントロール信号／φを与え
る方のトランジスタのみを、他方に対して十分小さなサ
イズにしても上記実施例と同様の効果が得られる。
【００３４】また、上記実施例において、スレーブラッ
チ回路２の入力をＣ点とせず、Ｂ点としても、さらにこ
れに加えてスレーブラッチ回路２の出力をＤ点としても
上記実施例と同様の効果が得られる。
チ回路２の入力をＣ点とせず、Ｂ点としても、さらにこ
れに加えてスレーブラッチ回路２の出力をＤ点としても
上記実施例と同様の効果が得られる。
【００３５】
【発明の効果】以上のように、この発明に係るフリップ
フロップによれば、“Ｌ”，“Ｈ”いずれの入力データ
に対してもマスターラッチ回路あるいはスレーブラッチ
回路のどちらかの読み取り用ゲートの応答を遅くしたの
で、コントロール信号φ，／φの波形がなまっても入力
ゲートがつき抜けるような誤動作をしにくくできる効果
がある。
フロップによれば、“Ｌ”，“Ｈ”いずれの入力データ
に対してもマスターラッチ回路あるいはスレーブラッチ
回路のどちらかの読み取り用ゲートの応答を遅くしたの
で、コントロール信号φ，／φの波形がなまっても入力
ゲートがつき抜けるような誤動作をしにくくできる効果
がある。
【００３６】また、マスターラッチ回路あるいはスレー
ブラッチ回路の読み取り用ゲートにコントロール信号
φ，／φのいずれか一方しか与えていないので、コント
ロール信号φ，／φの間の位相差が大きくなっても誤動
作しにくくなる効果がある。
ブラッチ回路の読み取り用ゲートにコントロール信号
φ，／φのいずれか一方しか与えていないので、コント
ロール信号φ，／φの間の位相差が大きくなっても誤動
作しにくくなる効果がある。
【００３７】さらに、マスターラッチ回路あるいはスレ
ーブラッチ回路の読み取り用ゲートを、それぞれ１つの
トランジスタのみで構成するので、素子数を減らすこと
ができる効果がある。
ーブラッチ回路の読み取り用ゲートを、それぞれ１つの
トランジスタのみで構成するので、素子数を減らすこと
ができる効果がある。
【図１】この発明の一実施例によるフリップフロップを
示す回路図である。
示す回路図である。
【図２】従来のフリップフロップを示す回路図である。
【図３】ＭＯＳトランジスタの応答を示すタイミングチ
ャート図である。
ャート図である。
１ マスターラッチ回路
２ スレーブラッチ回路
３ マスターラッチ回路１の読み取り用ゲート
４ スレーブラッチ回路２の読み取り用ゲート
５ ＮｃｈＭＯＳトランジスタ
６ ＰｃｈＭＯＳトランジスタ
７ ラッチ用ゲート
８ バッファ
φ コントロール信号
／φ コントロール信号
フロントページの続き
(72)発明者 宮崎 行雄
兵庫県伊丹市瑞原４丁目１番地 三菱電機
株式会社北伊丹製作所内
Claims (3)
- 【請求項１】 入力信号を受ける第１の読み取り用ゲー
トと、該第１の読み取り用ゲートの出力にその入力が接
続される第１のラッチ用ゲートとから構成されるマスタ
ーラッチ回路と、 前記マスターラッチ回路の出力にその入力が接続される
第２の読み取り用ゲートと、該第２の読み取り用ゲート
の出力にその入力が接続される第２のラッチ用ゲートと
から構成されるスレーブラッチ回路とを備えたフリップ
フロップにおいて、 前記第１の読み取り用ゲートをＰｃｈＭＯＳトランジス
タあるいはＮｃｈＭＯＳトランジスタのどちらか一方で
構成し、 前記第２の読み取り用ゲートを、前記第１の読み取り用
ゲートを構成するトランジスタとは異なるチャネルのト
ランジスタで構成し、 前記第１および第２の読み取り用ゲートに同一のコント
ロール信号を与え、 前記第１および第２のラッチ用ゲートに互いに相反する
コントロール信号を与えるようにしたことを特徴とする
フリップフロップ。 - 【請求項２】 回路内のトランジスタを、すべて同じサ
イズにしたことを特徴とする請求項１記載のフリップフ
ロップ。 - 【請求項３】 前記第１および第２の読み取り用ゲート
を、相互に並列に接続させたＰｃｈＭＯＳトランジスタ
とＮｃｈＭＯＳトランジスタで構成し、 前記第１，第２の読み取り用ゲートを構成するトランジ
スタのうち、コントロール信号φを与える方のトランジ
スタを、あるいはコントロール信号／φを与える方のト
ランジスタを、他方に対して十分小さなサイズにした請
求項１記載のフリップフロップ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210167A JPH0537304A (ja) | 1991-07-25 | 1991-07-25 | フリツプフロツプ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3210167A JPH0537304A (ja) | 1991-07-25 | 1991-07-25 | フリツプフロツプ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0537304A true JPH0537304A (ja) | 1993-02-12 |
Family
ID=16584882
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3210167A Pending JPH0537304A (ja) | 1991-07-25 | 1991-07-25 | フリツプフロツプ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537304A (ja) |
-
1991
- 1991-07-25 JP JP3210167A patent/JPH0537304A/ja active Pending
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