JPH0537313Y2 - - Google Patents
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- JPH0537313Y2 JPH0537313Y2 JP1985098582U JP9858285U JPH0537313Y2 JP H0537313 Y2 JPH0537313 Y2 JP H0537313Y2 JP 1985098582 U JP1985098582 U JP 1985098582U JP 9858285 U JP9858285 U JP 9858285U JP H0537313 Y2 JPH0537313 Y2 JP H0537313Y2
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- JP
- Japan
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- signal
- mpu
- peripheral device
- chip select
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Description
【考案の詳細な説明】
＜産業上の利用分野＞
本考案は、マイクロプロセツサMPUがCRTコ
ントローラやフロツピーデイスクコントローラ等
の周辺デバイスをアクセスする際のアクセス・タ
イムを改善したMPU周辺デバイス・アクセス制
御回路に関するものである。
ントローラやフロツピーデイスクコントローラ等
の周辺デバイスをアクセスする際のアクセス・タ
イムを改善したMPU周辺デバイス・アクセス制
御回路に関するものである。
＜従来の技術＞
マイクロプロセツサMPUがその周辺デバイス
にアクセスを行なう際の従来の方法を第７図及び
第８図に示す。
にアクセスを行なう際の従来の方法を第７図及び
第８図に示す。
第７図は、マイクロプロセツサMPU１とCRT
コントローラやフロツピーデイスクコントローラ
等の周辺デバイス５との接続関係図であり、４は
MPU１と周辺デバイス５との間にバスＢを介し
て設けられるアドレス・デコーダである。
コントローラやフロツピーデイスクコントローラ
等の周辺デバイス５との接続関係図であり、４は
MPU１と周辺デバイス５との間にバスＢを介し
て設けられるアドレス・デコーダである。
この図において、はじめに、MPU１がアドレ
ス信号A1〜A23と、このアドレス信号A1〜A23が
有効となるタイミング出力を行なうアドレス・ス
トローブ信号を出力する。アドレス信号A1〜
A23は周辺デバイス５に与えられると同時にアド
レス・デコーダ４へも与えられる。アドレス・デ
コーダ４は、アドレス信号A1〜A23をデコード
し、このアドレス信号A1〜A23が周辺デバイス５
のアドレスであることを表わすと同時に、MPU
１からのイネーブル信号Ｅと同期させるための選
択信号を出力し、周辺デバイス５に対して
チツプ・セレクト信号を出力する。確認出力
VMAはMPU１からチツプ・セレクト信号の
一部として使用される信号である。
ス信号A1〜A23と、このアドレス信号A1〜A23が
有効となるタイミング出力を行なうアドレス・ス
トローブ信号を出力する。アドレス信号A1〜
A23は周辺デバイス５に与えられると同時にアド
レス・デコーダ４へも与えられる。アドレス・デ
コーダ４は、アドレス信号A1〜A23をデコード
し、このアドレス信号A1〜A23が周辺デバイス５
のアドレスであることを表わすと同時に、MPU
１からのイネーブル信号Ｅと同期させるための選
択信号を出力し、周辺デバイス５に対して
チツプ・セレクト信号を出力する。確認出力
VMAはMPU１からチツプ・セレクト信号の
一部として使用される信号である。
第８図ａ，ｂにこの周辺デバイス・アクセス回
路の動作を表わすタイム・チヤートを示す。
路の動作を表わすタイム・チヤートを示す。
両図において、イはMPU１内のシステム・ク
ロツクCL、ロはアドレス信号A1〜A23、ハはア
ドレス・ストローブ信号、ニはイネーブル信
号Ｅ、ホは選択信号、ヘは確認信号で
ある。尚、イネーブル信号はMPU１内部の専用
回路で作られるクロツク・パルス信号である。
ロツクCL、ロはアドレス信号A1〜A23、ハはア
ドレス・ストローブ信号、ニはイネーブル信
号Ｅ、ホは選択信号、ヘは確認信号で
ある。尚、イネーブル信号はMPU１内部の専用
回路で作られるクロツク・パルス信号である。
第８図ａはMPU１が周辺デバイス５にアクセ
スしてリードまたはライト動作が終了するまで、
最も早いタイミング動作（ベスト・ケース）を示
したものであり、第８図ｂはその最も遅いタイミ
ング動作（ワースト・ケース）を表わしたもので
ある。
スしてリードまたはライト動作が終了するまで、
最も早いタイミング動作（ベスト・ケース）を示
したものであり、第８図ｂはその最も遅いタイミ
ング動作（ワースト・ケース）を表わしたもので
ある。
即ち、イネーブル信号Ｅは必ずしもクロツク・
パルスCLに同期しているとは限らず、第８図ａ
は、イネーブル信号Ｅが“Ｌ”のタイミングt1で
MPU１がステートＳ４で出力された信号を
検出し、信号を“Ｌ”とし、信号
“Ｌ”とイネーブル信号Ｅ“Ｈ”の期間e1において
MPU１が周辺デバイス５にアクセス動作を実行
する。
パルスCLに同期しているとは限らず、第８図ａ
は、イネーブル信号Ｅが“Ｌ”のタイミングt1で
MPU１がステートＳ４で出力された信号を
検出し、信号を“Ｌ”とし、信号
“Ｌ”とイネーブル信号Ｅ“Ｈ”の期間e1において
MPU１が周辺デバイス５にアクセス動作を実行
する。
第８図ｂは、ステートＳ４で出力された
信号“Ｌ”をイネーブル信号Ｅ“Ｌ”が検出タイ
ミングt2で検出できず、次の検出タイミングt3に
おいて信号“Ｌ”を検出し信号“Ｌ”
を出力する。そして、信号“Ｌ”、イネー
ブル信号Ｅ“Ｈ”の期間e2においてMPU１が周辺
デバイス５にアクセス動作を実行する。
信号“Ｌ”をイネーブル信号Ｅ“Ｌ”が検出タイ
ミングt2で検出できず、次の検出タイミングt3に
おいて信号“Ｌ”を検出し信号“Ｌ”
を出力する。そして、信号“Ｌ”、イネー
ブル信号Ｅ“Ｈ”の期間e2においてMPU１が周辺
デバイス５にアクセス動作を実行する。
尚、MPU１は、イネーブル信号Ｅが“Ｌ”レ
ベルの中間タイミングt1，T2，t3で信号を
検出し、システム・クロツクCLのステートｗは
MPU１のwait状態を表わす。
ベルの中間タイミングt1，T2，t3で信号を
検出し、システム・クロツクCLのステートｗは
MPU１のwait状態を表わす。
このように従来の周辺デバイス・アクセス回路
では、アクセス動作開始から終了まで、ベスト・
ケース（第８図ａ）であつてもステートＳ０から
ステートＳ６までシステム・クロツクCLの１０
ステートを必要とし、ワースト・ケース（第８図
ｂ）に至つては１９ステート必要とする。即ち、
アクセス開始から終了まで、平均（10＋19）／２
＝14.5クロツク・パルスの期間を必要としてい
た。また、イネーブル信号ＥはMPU１内部の専
用回路によつてシステム・クロツクCLの1/10の
周波数に固定されているため、例えば、周辺デバ
イスを2MHzで動作させようとしてもシステム・
クロツクが8MHzであると周辺デバイス５へのク
ロツク・パルス（イネーブル信号Ｅ）は0.8MHz
に固定され、これ以上の動作の高速化は実現でき
なかつた。
では、アクセス動作開始から終了まで、ベスト・
ケース（第８図ａ）であつてもステートＳ０から
ステートＳ６までシステム・クロツクCLの１０
ステートを必要とし、ワースト・ケース（第８図
ｂ）に至つては１９ステート必要とする。即ち、
アクセス開始から終了まで、平均（10＋19）／２
＝14.5クロツク・パルスの期間を必要としてい
た。また、イネーブル信号ＥはMPU１内部の専
用回路によつてシステム・クロツクCLの1/10の
周波数に固定されているため、例えば、周辺デバ
イスを2MHzで動作させようとしてもシステム・
クロツクが8MHzであると周辺デバイス５へのク
ロツク・パルス（イネーブル信号Ｅ）は0.8MHz
に固定され、これ以上の動作の高速化は実現でき
なかつた。
＜考案が解決しようとする問題点＞
本考案が解決しようとする問題点は、周辺デバ
イスへのクロツクの周波数をより高くしても
MPUが周辺デバイスにアクセスすることができ
るようにすることであり、本考案の目的は、
MPUが周辺デバイスに対して高速にアクセスす
ることができるMPU周辺デバイス・アクセス制
御回路を提供することである。
イスへのクロツクの周波数をより高くしても
MPUが周辺デバイスにアクセスすることができ
るようにすることであり、本考案の目的は、
MPUが周辺デバイスに対して高速にアクセスす
ることができるMPU周辺デバイス・アクセス制
御回路を提供することである。
＜問題を解決するための手段＞
上記の問題を解決するために本考案は、従来の
技術の項に延べたMPU内部の周辺デバイスをア
クセスするための専用のインターフエイス機能を
使用しないで、記憶回路とラツチ回路よりなるシ
ーケンサを用いてリード／ライト・サイクルを利
用するものであり、その構成は次の通りである。
技術の項に延べたMPU内部の周辺デバイスをア
クセスするための専用のインターフエイス機能を
使用しないで、記憶回路とラツチ回路よりなるシ
ーケンサを用いてリード／ライト・サイクルを利
用するものであり、その構成は次の通りである。
即ち、図１に示すように、本考案は、マイクロ
プロセツサMPU１が指定する周辺デバイス５に
対してアクセス制御を行なうMPU周辺デバイ
ス・アクセス制御装置６において、 前記MPU１からアクセスされる前記周辺デバ
イス５のアドレスをデコードしたアドレス・デコ
ード信号DC、コントロール・バスBc上のアドレ
ス・ストローブ信号、データ・ストローブ信
号を入力してこれらより内部チツプ・セレク
ト信号を生成する記憶回路６１と、 クロツク・パルス信号CLを分周して前記MPU
１からアクセスされる前記周辺デバイス５へイネ
ーブル信号Ｅとして与え、前記内部チツプ・セレ
クト信号をラツチし、このラツチしたラツ
チ・チツプ・セレクト信号（clocked）を前
記記憶回路６１に送出し、続いて内部応答信号
（clocked）を前記記憶回路６１に送出す
るラツチ回路６２とを設け、 前記記憶回路６１は、前記ラツチ回路６２から
与えられた前記ラツチ・チツプ・セレクト信号
（clocked）を直ちに前記周辺デバイスへチ
ツプ・セレクト信号として与え、続いて前記
ラツチ回路６２から与えられた前記内部応答信号
（clocked）を前記MPU１へ応答信号
（）として与える ことを特徴とするMPU周辺デバイス・アクセス
制御回路である。
プロセツサMPU１が指定する周辺デバイス５に
対してアクセス制御を行なうMPU周辺デバイ
ス・アクセス制御装置６において、 前記MPU１からアクセスされる前記周辺デバ
イス５のアドレスをデコードしたアドレス・デコ
ード信号DC、コントロール・バスBc上のアドレ
ス・ストローブ信号、データ・ストローブ信
号を入力してこれらより内部チツプ・セレク
ト信号を生成する記憶回路６１と、 クロツク・パルス信号CLを分周して前記MPU
１からアクセスされる前記周辺デバイス５へイネ
ーブル信号Ｅとして与え、前記内部チツプ・セレ
クト信号をラツチし、このラツチしたラツ
チ・チツプ・セレクト信号（clocked）を前
記記憶回路６１に送出し、続いて内部応答信号
（clocked）を前記記憶回路６１に送出す
るラツチ回路６２とを設け、 前記記憶回路６１は、前記ラツチ回路６２から
与えられた前記ラツチ・チツプ・セレクト信号
（clocked）を直ちに前記周辺デバイスへチ
ツプ・セレクト信号として与え、続いて前記
ラツチ回路６２から与えられた前記内部応答信号
（clocked）を前記MPU１へ応答信号
（）として与える ことを特徴とするMPU周辺デバイス・アクセス
制御回路である。
＜作用＞
本考案のMPU周辺デバイス・アクセス制御回
路は次のように動作する。
路は次のように動作する。
マイクロプロセツサMPUが周辺デバイスへア
クセスする際、そのアドレスをデコードした信号
とアドレス・ストローブ信号、データ・ストロー
ブ信号を入力して記憶回路よりその周辺デバイス
に関連した情報をラツチし、クロツク・パルスに
同期してMPUへアクセス可能信号を出力し、周
辺デバイスへチツプ・セレクト信号、イネーブル
信号を出力してMPUが周辺デバイスへアクセス
を行なう。
クセスする際、そのアドレスをデコードした信号
とアドレス・ストローブ信号、データ・ストロー
ブ信号を入力して記憶回路よりその周辺デバイス
に関連した情報をラツチし、クロツク・パルスに
同期してMPUへアクセス可能信号を出力し、周
辺デバイスへチツプ・セレクト信号、イネーブル
信号を出力してMPUが周辺デバイスへアクセス
を行なう。
＜実施例＞
第１図に本考案を実施したMPU周辺デバイ
ス・アクセス制御回路の例を示す。
ス・アクセス制御回路の例を示す。
この図において、１はマイクロプロセツサ
MPU、２は例えば16MHzのクロツク・パルスを
出力するクロツク・パルス発生回路、３はクロツ
ク・パルス発生回路２のクロツク・パルスを8M
Hzのシステム・クロツクCLに分周する分周回路、
４はMPU１がアドレスバスBAへ出力するアドレ
ス信号をデコードするアドレス・デコーダ、５は
MPU１がアクセスを行なう周辺デバイス、６は
本考案によるMPU周辺デバイス・アクセス制御
回路である。尚、アクセス制御回路６は、記憶回
路６１としてROM（リード・オンリー・メモリ）
またはPLA（プログラマブル・ロジツク・アレ
イ）及びラツチ回路６２より構成される。
MPU、２は例えば16MHzのクロツク・パルスを
出力するクロツク・パルス発生回路、３はクロツ
ク・パルス発生回路２のクロツク・パルスを8M
Hzのシステム・クロツクCLに分周する分周回路、
４はMPU１がアドレスバスBAへ出力するアドレ
ス信号をデコードするアドレス・デコーダ、５は
MPU１がアクセスを行なう周辺デバイス、６は
本考案によるMPU周辺デバイス・アクセス制御
回路である。尚、アクセス制御回路６は、記憶回
路６１としてROM（リード・オンリー・メモリ）
またはPLA（プログラマブル・ロジツク・アレ
イ）及びラツチ回路６２より構成される。
このように構成された本考案のアクセス制御回
路の動作を第２図のタイムチヤートに示して説明
する。
路の動作を第２図のタイムチヤートに示して説明
する。
この図において、イは分周回路３より出力され
る8MHzクロツク・パルスCLである。
る8MHzクロツク・パルスCLである。
この状態にあつて、MPU１が周辺デバイス５
をアクセスする場合、MPU１からアドレスバス
BAへアドレス出力ロが行なわれる。そして、ア
ドレスバスBAのアドレス信号及びデータバスBD
上のデータ信号が有効となるようにアドレス・ス
トローブ信号ハ及びデータ・ストローブ信号
DSニがコントロールバスBCを介してアクセス制
御回路６のROM６１に入力される。尚、第２図
に示す動作は、MPU１が周辺デバイス５からデ
ータを読み込むリード動作である（リード／ライ
ト信号Ｒ／“Ｈ”ホ）。
をアクセスする場合、MPU１からアドレスバス
BAへアドレス出力ロが行なわれる。そして、ア
ドレスバスBAのアドレス信号及びデータバスBD
上のデータ信号が有効となるようにアドレス・ス
トローブ信号ハ及びデータ・ストローブ信号
DSニがコントロールバスBCを介してアクセス制
御回路６のROM６１に入力される。尚、第２図
に示す動作は、MPU１が周辺デバイス５からデ
ータを読み込むリード動作である（リード／ライ
ト信号Ｒ／“Ｈ”ホ）。
また、アクセス制御回路６内のラツチ回路６２
は8MHzのクロツク・パルスCLを入力し、2MHz
のシステム・クロツク（イネーブル信号Ｅト）を
出力している。
は8MHzのクロツク・パルスCLを入力し、2MHz
のシステム・クロツク（イネーブル信号Ｅト）を
出力している。
さて、アドレス・デコード信号DCとアドレ
ス・ストローブ信号とデータ・ストローブ信
号を入力したROM６１は、内部チツプ・セレ
クト信号“Ｌ”リを出力し、この信号は
ラツチ回路６２ラツチされる。
ス・ストローブ信号とデータ・ストローブ信
号を入力したROM６１は、内部チツプ・セレ
クト信号“Ｌ”リを出力し、この信号は
ラツチ回路６２ラツチされる。
そして、ラツチ回路６２は、イネーブル信号Ｅ
が“Ｌ”かつシステム・クロツクCL，Ｓ２の立
ち下がりのタイミングｔで、ラツチした内部チツ
プ・セレクト信号をラツチ・チツプ・セレク
ト信号clocked“Ｌ”として、ROM６１へ
出力する。
が“Ｌ”かつシステム・クロツクCL，Ｓ２の立
ち下がりのタイミングｔで、ラツチした内部チツ
プ・セレクト信号をラツチ・チツプ・セレク
ト信号clocked“Ｌ”として、ROM６１へ
出力する。
ROM６１は、このラツチ・チツプ・セレクト
信号clocked“Ｌ”を受け、これをチツプ・
セレクト信号“Ｌ”として直ちに周辺デバイ
ス５へ送信する。
信号clocked“Ｌ”を受け、これをチツプ・
セレクト信号“Ｌ”として直ちに周辺デバイ
ス５へ送信する。
次に、イネーブル信号Ｅが“Ｈ”になつたタイ
ミングで、ラツチ回路６２はROM６１へ内部応
答信号clocked“Ｌ”を出力する。
ミングで、ラツチ回路６２はROM６１へ内部応
答信号clocked“Ｌ”を出力する。
ROM６１は、この内部応答信号clocked
DTACK“Ｌ”を受け、この信号をMPU１へ応
答信号“Ｌ”として送出する。
DTACK“Ｌ”を受け、この信号をMPU１へ応
答信号“Ｌ”として送出する。
そして、イネーブル信号Ｅ“Ｈ”かつ応答信号
DTACK“Ｌ”の期間e3において、MPU１は周
辺デバイス５にアクセスし、リード動作を行う。
DTACK“Ｌ”の期間e3において、MPU１は周
辺デバイス５にアクセスし、リード動作を行う。
アドレス・ストローブ信号、データ・スト
ローブ信号が“Ｌ”から“Ｈ”になつた時点
で動作は終了する。
ローブ信号が“Ｌ”から“Ｈ”になつた時点
で動作は終了する。
尚、第２図のタイミングチヤートは、MPU１
が周辺デバイス５に対するリード動作であり、ア
クセス動作時間が最も短いベスト・ケースであ
る。即ち、アクセス動作開始から終了まで、バ
ス・サイクルがＳ０からＳ７まで５クロツクであ
り、イネーブル信号Ｅは2MHzであるので、500ns
でアクセス動作を実行することができる。
が周辺デバイス５に対するリード動作であり、ア
クセス動作時間が最も短いベスト・ケースであ
る。即ち、アクセス動作開始から終了まで、バ
ス・サイクルがＳ０からＳ７まで５クロツクであ
り、イネーブル信号Ｅは2MHzであるので、500ns
でアクセス動作を実行することができる。
第３図に、本考案のアクセス制御回路６の動作
を分かり易くするため、8MHzのクロツク・パル
スのステートに合わせたその状態遷移図を示す。
を分かり易くするため、8MHzのクロツク・パル
スのステートに合わせたその状態遷移図を示す。
ST０〜ST８まで、イネーブル信号Ｅの“Ｈ”，
“Ｌ”に合わせてアクセス制御回路６のその内部
の信号の状態に応じて出力される信号を表わすも
のである。
“Ｌ”に合わせてアクセス制御回路６のその内部
の信号の状態に応じて出力される信号を表わすも
のである。
即ち、ST０は、イネーブル信号Ｅ“Ｌ”であ
り、かつ内部チツプ・セレクト信号“Ｈ”で
あれば、ST１；イネーブル信号Ｅ“Ｌ”，ST２；
イネーブル信号Ｅ“Ｈ”，ST３；イネーブル信号
Ｅ“Ｈ”，ST０；イネーブル信号Ｅ“Ｌ”の状態遷
移をする。
り、かつ内部チツプ・セレクト信号“Ｈ”で
あれば、ST１；イネーブル信号Ｅ“Ｌ”，ST２；
イネーブル信号Ｅ“Ｈ”，ST３；イネーブル信号
Ｅ“Ｈ”，ST０；イネーブル信号Ｅ“Ｌ”の状態遷
移をする。
また、ST０において、内部チツプ・セレクト
信号“Ｌ”が出力された際はこれをラツチ
し、ST４；イネーブル信号Ｅ“Ｌ”で内部チツ
プ・セレクト信号clocked“Ｌ”が出力され
る。次に、イネーブル信号Ｅ“Ｈ”の際は、ST
５；内部応答信号clocked“Ｌ”が出力
される。ST６はST５と同じ状態を示し、ST７
でイネーブル信号Ｅ“Ｌ”，ST８；イネーブル信
号Ｅ“Ｌ”、内部チツプ・セレクト信号clocked
PCS“Ｈ”、内部応答信号clocked“Ｈ”
となり、状態ST２へ遷移する。
信号“Ｌ”が出力された際はこれをラツチ
し、ST４；イネーブル信号Ｅ“Ｌ”で内部チツ
プ・セレクト信号clocked“Ｌ”が出力され
る。次に、イネーブル信号Ｅ“Ｈ”の際は、ST
５；内部応答信号clocked“Ｌ”が出力
される。ST６はST５と同じ状態を示し、ST７
でイネーブル信号Ｅ“Ｌ”，ST８；イネーブル信
号Ｅ“Ｌ”、内部チツプ・セレクト信号clocked
PCS“Ｈ”、内部応答信号clocked“Ｈ”
となり、状態ST２へ遷移する。
第４図はMPU１が周辺デバイス５に対するリ
ード・アクセス動作のワースト・ケースである。
ード・アクセス動作のワースト・ケースである。
はじめのST０1のタイミングt1において、内部
チツプ・セレクト信号をラツチできず、次の
ST０2のタイミングチt2で内部チツプ・セレクト
信号をラツチした場合であり、第２図の場合
と同様に、ST５，ST６の状態でMPU１が周辺
デバイス５にアクセスし、期間e4でアクセス動作
を実行する。この場合は、アクセス開始からアク
セス終了まで、システム・クロツクCLの８ステ
ート要している。
チツプ・セレクト信号をラツチできず、次の
ST０2のタイミングチt2で内部チツプ・セレクト
信号をラツチした場合であり、第２図の場合
と同様に、ST５，ST６の状態でMPU１が周辺
デバイス５にアクセスし、期間e4でアクセス動作
を実行する。この場合は、アクセス開始からアク
セス終了まで、システム・クロツクCLの８ステ
ート要している。
第５図は、MPU１が周辺デバイス５に対して、
データを書き込む際のライト・アクセス動作を示
すものであり、そのベスト・ケースである。
データを書き込む際のライト・アクセス動作を示
すものであり、そのベスト・ケースである。
ライト動作の場合はリード動作の場合と異な
り、MPU１からのアドレス・ストローブ信号
よりも１バス・サイクルだけ遅れてデータ・スト
ローブ信号が出力されるので、このサイクル
分内部チツプ・セレクト信号がラツチするの
が遅れ、状態ST２，ST３を経てST０において
内部チツプ・セレクト信号が検出され、ST
５，ST６の期間e5において、アクセス動作が実
行される。このケースでは、アクセス動作が開始
してから終了するまで６ステート要している。
り、MPU１からのアドレス・ストローブ信号
よりも１バス・サイクルだけ遅れてデータ・スト
ローブ信号が出力されるので、このサイクル
分内部チツプ・セレクト信号がラツチするの
が遅れ、状態ST２，ST３を経てST０において
内部チツプ・セレクト信号が検出され、ST
５，ST６の期間e5において、アクセス動作が実
行される。このケースでは、アクセス動作が開始
してから終了するまで６ステート要している。
第６図は、ライト・アクセス動作のワースト・
ケースであり、イネーブル信号Ｅの立ち上がり、
立ち下がのタイミングにより、ST０1において、
内部チツプ・セレクト信号をラツチすること
ができず、状態ST０2において、内部チツプ・セ
レクト信号がラツチされ、ST５，ST６の期
間e6において、アクセス動作が実行される。
ケースであり、イネーブル信号Ｅの立ち上がり、
立ち下がのタイミングにより、ST０1において、
内部チツプ・セレクト信号をラツチすること
ができず、状態ST０2において、内部チツプ・セ
レクト信号がラツチされ、ST５，ST６の期
間e6において、アクセス動作が実行される。
この場合は、アクセス開始から終了まで９ステ
ート要している。
ート要している。
このようにして、本考案のアクセス制御回路は
MPUのリード・アクセス、ライト・アクセスの
場合に応じて、アクセス時間を制御することがで
きる。
MPUのリード・アクセス、ライト・アクセスの
場合に応じて、アクセス時間を制御することがで
きる。
この実施例では、リード・アクセスのベスト・
ケースでは５ステートであり、ライト・サイクル
のワースト・ケースは９ステートであるので、平
均（５＋９）／２＝７バス・サイクルでアクセス
動作を実行することができる。従来のアクセス制
制御回路にあつては、平均バス・サイクルが14.5
ステート必要であつたのだから、これに比べて本
考案のアクセス制御回路にあつてはバス・サイク
ルの時間1/2以下になる。
ケースでは５ステートであり、ライト・サイクル
のワースト・ケースは９ステートであるので、平
均（５＋９）／２＝７バス・サイクルでアクセス
動作を実行することができる。従来のアクセス制
制御回路にあつては、平均バス・サイクルが14.5
ステート必要であつたのだから、これに比べて本
考案のアクセス制御回路にあつてはバス・サイク
ルの時間1/2以下になる。
＜考案の効果＞
本考案のMPU周辺デバイス・アクセス制御回
路によれば、次のような効果が得られる。
路によれば、次のような効果が得られる。
MPU周辺デバイスへのクロツクの周波数をよ
り高くしてMPUが周辺デバイスにアクセスする
ことができ、MPUが周辺デバイスに対して高速
にアクセスすることができるMPU周辺デバイ
ス・アクセス制御回路を実現することができる。
り高くしてMPUが周辺デバイスにアクセスする
ことができ、MPUが周辺デバイスに対して高速
にアクセスすることができるMPU周辺デバイ
ス・アクセス制御回路を実現することができる。
第１図は本考案の実施例によるMPU周辺デバ
イス・アクセス制御回路の構成図、第２図は本考
案の実施例によるMPU周辺デバイス・アクセス
制御回路の動作を示すタイムチヤート、第３図は
本考案の実施例によるMPU周辺デバイス・アク
セス制御回路の状態遷移図、第４〜６図は本考案
の実施例によるMPU周辺デバイス・アクセス回
路の他の場合における動作を表わすタイム・チヤ
ート、第７図は従来の周辺デバイス・アクセス制
御回路の１例を示す構成図、第８図ａ，ｂは従来
の周辺デバイス・アクセス制御回路の動作を説明
するためのタイム・チヤートである。 １……マイクロプロセツサMPU、２……クロ
ツク・パルス発生回路、３……分周回路、４……
アドレス・デコーダ、５……周辺デバイス、６…
…アクセス制御回路、６１……記憶回路ROM、
６２……ラツチ回路、BA……アドレスバス、Bc
……コントロールバス、BD……データバス。
イス・アクセス制御回路の構成図、第２図は本考
案の実施例によるMPU周辺デバイス・アクセス
制御回路の動作を示すタイムチヤート、第３図は
本考案の実施例によるMPU周辺デバイス・アク
セス制御回路の状態遷移図、第４〜６図は本考案
の実施例によるMPU周辺デバイス・アクセス回
路の他の場合における動作を表わすタイム・チヤ
ート、第７図は従来の周辺デバイス・アクセス制
御回路の１例を示す構成図、第８図ａ，ｂは従来
の周辺デバイス・アクセス制御回路の動作を説明
するためのタイム・チヤートである。 １……マイクロプロセツサMPU、２……クロ
ツク・パルス発生回路、３……分周回路、４……
アドレス・デコーダ、５……周辺デバイス、６…
…アクセス制御回路、６１……記憶回路ROM、
６２……ラツチ回路、BA……アドレスバス、Bc
……コントロールバス、BD……データバス。
Claims (1)
- 【実用新案登録請求の範囲】 マイクロプロセツサMPU１が指定する周辺デ
バイス５に対してアクセス制御を行なうMPU周
辺デバイス・アクセス制御装置６において、 前記MPU１からアクセスされる前記周辺デバ
イス５のアドレスをデコードしたアドレス・デコ
ード信号DC、コントロール・バスBc上のアドレ
ス・ストローブ信号、データ・ストローブ信
号を入力してこれらより内部チツプ・セレク
ト信号を生成する記憶回路６１と、 クロツク・パルス信号CLを分周して前記MPU
１からアクセスされる前記周辺デバイス５へイネ
ーブル信号Ｅとして与え、前記内部チツプ・セレ
クト信号をラツチし、このラツチしたラツ
チ・チツプ・セレクト信号（clocked）を前
記記憶回路６１に送出し、続いて内部応答信号
（clocked）を前記記憶回路６１に送出す
るラツチ回路６２とを有し、 前記記憶回路６１は、前記ラツチ回路６２から
与えられた前記ラツチ・チツプ・セレクト信号
（clocked）を直ちに前記周辺デバイス５へ
チツプ・セレクト信号として与え、続いて前
記ラツチ回路６２から与えられた前記内部応答信
号（clocked）を前記MPU１へ応答信号
（）として与える ことを特徴とするMPU周辺デバイス・アクセス
制御回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985098582U JPH0537313Y2 (ja) | 1985-06-28 | 1985-06-28 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985098582U JPH0537313Y2 (ja) | 1985-06-28 | 1985-06-28 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS629850U JPS629850U (ja) | 1987-01-21 |
| JPH0537313Y2 true JPH0537313Y2 (ja) | 1993-09-21 |
Family
ID=30966650
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985098582U Expired - Lifetime JPH0537313Y2 (ja) | 1985-06-28 | 1985-06-28 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0537313Y2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS54527A (en) * | 1977-06-03 | 1979-01-05 | Hitachi Ltd | Control circuit for terminal unit |
-
1985
- 1985-06-28 JP JP1985098582U patent/JPH0537313Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS629850U (ja) | 1987-01-21 |
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