JPS629850U - - Google Patents

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JPS629850U
JPS629850U JP9858285U JP9858285U JPS629850U JP S629850 U JPS629850 U JP S629850U JP 9858285 U JP9858285 U JP 9858285U JP 9858285 U JP9858285 U JP 9858285U JP S629850 U JPS629850 U JP S629850U
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【図面の簡単な説明】
第１図は本考案の実施例によるＭＰＵ周辺デバ
イス・アクセス制御回路の構成図、第２図は本考
案の実施例によるＭＰＵ周辺デバイス・アクセス
制御回路の動作を示すタイムチヤート、第３図は
本考案の実施例によるＭＰＵ周辺デバイス・アク
セス制御回路の状態遷移図、第４〜６図は本考案
の実施例によるＭＰＵ周辺デバイス・アクセス回
路の他の場合における動作を表わすタイム・チヤ
ート、第７図は従来の周辺デバイス・アクセス制
御回路の１例を示す構成図、第８図ａ，ｂは従来
の周辺デバイス・アクセス制御回路の動作を説明
するためのタイム・チヤートである。 １…マイクロプロセツサＭＰＵ、２…クロツク
・パルス発生回路、３…分周回路、４…アドレス
・デコーダ、５…周辺デバイス、６…アクセス制
御回路、６１…記憶回路ＲＯＭ、６２…ラツチ回
路、ＢＡ…アドレスバス、ＢＣ…コントロールバ
ス、ＢＤ…データバス。

Claims (1)

  1. 【実用新案登録請求の範囲】 マイクロプロセツサＭＰＵが指定する周辺デバ
    イスに対してアクセス制御を行なうＭＰＵ周辺デ
    バイス・アクセス制御回路において、 アクセスされる前記周辺デバイスに関連する情
    報を格納し、前記ＭＰＵからアクセスされる前記
    周辺デバイスのアドレスをデコードしたアドレス
    ・デコード信号、コントロール・バス上のアドレ
    ス・ストローブ信号、データ・ストローブ信号を
    入力し、周辺デバイス・アクセス可能信号とチツ
    プ・セレクト信号を出力する記憶回路と、 クロツク・パルス発生回路よりクロツク・パル
    ス信号を入力し、このクロツク・パルスが入力さ
    れるタイミングで前記記憶回路に格納されている
    周辺デバイスに関連する情報をラツチし、前記Ｍ
    ＰＵからアクセスされる前記周辺デバイスにイネ
    ーブル信号を出力するラツチ回路と よりなるＭＰＵ周辺デバイス・アクセス制御回路
    。
JP1985098582U 1985-06-28 1985-06-28 Expired - Lifetime JPH0537313Y2 (ja)

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JPS629850U true JPS629850U (ja) 1987-01-21
JPH0537313Y2 JPH0537313Y2 (ja) 1993-09-21

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Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54527A (en) * 1977-06-03 1979-01-05 Hitachi Ltd Control circuit for terminal unit

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS54527A (en) * 1977-06-03 1979-01-05 Hitachi Ltd Control circuit for terminal unit

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JPH0537313Y2 (ja) 1993-09-21

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