JPH0538039A - 過電流保護装置 - Google Patents
過電流保護装置Info
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- JPH0538039A JPH0538039A JP3190432A JP19043291A JPH0538039A JP H0538039 A JPH0538039 A JP H0538039A JP 3190432 A JP3190432 A JP 3190432A JP 19043291 A JP19043291 A JP 19043291A JP H0538039 A JPH0538039 A JP H0538039A
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- Japan
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- load
- power supply
- latch
- supply line
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- Emergency Protection Circuit Devices (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】本発明は、過電流保護装置に関し、ラッチアッ
プの可能性がある負荷が接続された電源ラインで負荷電
流による電圧値を検出し、該電圧値に基づいて負荷側の
ショート状態及びラッチアップ状態を判別して電源ライ
ンの負荷への接続、切り離し動作を制御して自動復帰動
作を行なわせることを目的とする。 【構成】ＣＰＵ15は、ラッチアップ検出期間にＶout を
チェックし、ショートかどうかを判別する。ショートと
判別したときは、インジケータ21によりショートの表示
を行なうとともに、ショートした負荷ブロックＡ、Ｂを
判別し、そのショート情報とブロック名をＲＡＭ17に書
き込む。同様に、ラッチアップ状態をＶout のチェック
により判別し、そのラッチアップ情報とブロック名をＲ
ＡＭ17に書き込む。次いで、必要に応じてリセット信号
ＲＳを制御出力OUT2から出力して再起動を行なう。
プの可能性がある負荷が接続された電源ラインで負荷電
流による電圧値を検出し、該電圧値に基づいて負荷側の
ショート状態及びラッチアップ状態を判別して電源ライ
ンの負荷への接続、切り離し動作を制御して自動復帰動
作を行なわせることを目的とする。 【構成】ＣＰＵ15は、ラッチアップ検出期間にＶout を
チェックし、ショートかどうかを判別する。ショートと
判別したときは、インジケータ21によりショートの表示
を行なうとともに、ショートした負荷ブロックＡ、Ｂを
判別し、そのショート情報とブロック名をＲＡＭ17に書
き込む。同様に、ラッチアップ状態をＶout のチェック
により判別し、そのラッチアップ情報とブロック名をＲ
ＡＭ17に書き込む。次いで、必要に応じてリセット信号
ＲＳを制御出力OUT2から出力して再起動を行なう。
Description
【０００１】
【産業上の利用分野】本発明は過電流保護装置に関し、
特に、論理回路等が負荷として電源ラインに接続された
制御機器における該負荷のショート状態およびラッチア
ップ状態を検出して復帰させる過電流保護装置に関す
る。
特に、論理回路等が負荷として電源ラインに接続された
制御機器における該負荷のショート状態およびラッチア
ップ状態を検出して復帰させる過電流保護装置に関す
る。
【０００２】
【従来の技術】近時、電子制御機器において、ＩＣ（In
tegrated Circuit）、ＬＳＩ（LargeScale Integrated
Circuit）等の電子回路が多用され、中でも低消費電流
でノイズマージンの大きいＣＭＯＳ（Complimentary Me
tal Oxide Semiconductor ）構造のＩＣ及びＬＳＩが一
般的に多く利用されている。
tegrated Circuit）、ＬＳＩ（LargeScale Integrated
Circuit）等の電子回路が多用され、中でも低消費電流
でノイズマージンの大きいＣＭＯＳ（Complimentary Me
tal Oxide Semiconductor ）構造のＩＣ及びＬＳＩが一
般的に多く利用されている。
【０００３】しかし、ＣＭＯＳの構造上どうしても寄生
トランジスタ回路ができてしまうため、使用方法を間違
えると、この寄生トランジスタ回路が動作し、回路に接
続された電源ラインとグランドの間に過電流が流れて回
路を破壊してしまうといったラッチアップ現象が発生し
ていた。この過電流の防止対策としては、従来よりラッ
チアップを起こさない回路構成とすることは勿論である
が、万が一ラッチアップが発生した場合に備えて保護用
として電源ラインに設計値以上の電流が流れたときに動
作するヒューズを接続して過電流を防止する方法があ
る。
トランジスタ回路ができてしまうため、使用方法を間違
えると、この寄生トランジスタ回路が動作し、回路に接
続された電源ラインとグランドの間に過電流が流れて回
路を破壊してしまうといったラッチアップ現象が発生し
ていた。この過電流の防止対策としては、従来よりラッ
チアップを起こさない回路構成とすることは勿論である
が、万が一ラッチアップが発生した場合に備えて保護用
として電源ラインに設計値以上の電流が流れたときに動
作するヒューズを接続して過電流を防止する方法があ
る。
【０００４】また、他の過電流の防止対策として、最
近、小型で安価になってきたポジスタ（温度上昇ととも
に急激に抵抗値が増加する素子）を負荷と電源ラインの
間に接続して、過電流の流れを遮断し、負荷のショート
状態やラッチアップ状態が解除されると、ポジスタが自
動復帰して再起動が自動的に行なわれるという効果があ
る。
近、小型で安価になってきたポジスタ（温度上昇ととも
に急激に抵抗値が増加する素子）を負荷と電源ラインの
間に接続して、過電流の流れを遮断し、負荷のショート
状態やラッチアップ状態が解除されると、ポジスタが自
動復帰して再起動が自動的に行なわれるという効果があ
る。
【０００５】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の過電流防止方法にあっては、ヒューズを利用
した場合、一度切れると交換する必要があり、手間がか
かることと、ヒューズが切れた原因が負荷のラッチアッ
プによるものか、他の原因によるのかが不明のままとな
ってしまうという問題が残る。同様に、ポジスタを単に
接続した場合もシステム側から見ると何が原因で電源ラ
インが遮断されたのか不明であり、また、過電流により
ポジスタが高抵抗となって電源ラインを遮断するため、
負荷にメモリ類が接続されていると、そのメモリ内容が
変化してシステムに誤動作を起こしてしまうといった問
題も発生していた。
うな従来の過電流防止方法にあっては、ヒューズを利用
した場合、一度切れると交換する必要があり、手間がか
かることと、ヒューズが切れた原因が負荷のラッチアッ
プによるものか、他の原因によるのかが不明のままとな
ってしまうという問題が残る。同様に、ポジスタを単に
接続した場合もシステム側から見ると何が原因で電源ラ
インが遮断されたのか不明であり、また、過電流により
ポジスタが高抵抗となって電源ラインを遮断するため、
負荷にメモリ類が接続されていると、そのメモリ内容が
変化してシステムに誤動作を起こしてしまうといった問
題も発生していた。
【０００６】そこで本発明は、ラッチアップの可能性が
あるＩＣやＬＳＩ等の負荷が接続された電源ラインで負
荷電流による電圧値を検出し、該電圧値に基づいて負荷
側のショート状態及びラッチアップ状態を判別して電源
ラインの負荷への接続、切り離し動作を制御して自動復
帰動作を行なわせるとともに、電源ラインが接続された
負荷毎にショート状態及びラッチアップ状態を履歴情報
として記憶させて制御機器の信頼性を向上させる過電流
保護装置を提供することを目的とする。
あるＩＣやＬＳＩ等の負荷が接続された電源ラインで負
荷電流による電圧値を検出し、該電圧値に基づいて負荷
側のショート状態及びラッチアップ状態を判別して電源
ラインの負荷への接続、切り離し動作を制御して自動復
帰動作を行なわせるとともに、電源ラインが接続された
負荷毎にショート状態及びラッチアップ状態を履歴情報
として記憶させて制御機器の信頼性を向上させる過電流
保護装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】請求項１記載の発明は、
ＣＭＯＳ等で構成されたＩＣ等が負荷として電源ライン
に接続された制御機器において、該負荷に流れる過電流
によるショート状態およびラッチアップ状態を検出して
負荷および電源ラインを保護する過電流保護装置であっ
て、負荷が接続される電源ラインに接続され、該負荷に
流れる過電流による電圧値を検出する負荷電圧検出手段
と、負荷電圧検出手段の電源ライン側に接続され、電源
ラインを負荷に対して接続及び負荷から切り離すように
切り換える接続手段と、負荷電圧検出手段で検出される
電圧値に基づいて負荷のショート状態及びラッチアップ
状態を判別し、該判別結果がショートのとき、接続手段
により電源ラインを負荷から切り離し、また、判別結果
がラッチアップのとき、接続手段により電源ラインを負
荷から一時的に切り離した後、再び接続して負荷の再起
動を制御する制御手段と、を備えたことを特徴とし、請
求項２記載の発明は、請求項１記載の発明において、前
記負荷電圧検出手段としてアナログ／デジタル変換回路
を接続したことを特徴とし、請求項３記載の発明は、請
求項１記載の発明において、前記負荷電圧検出手段を電
源ラインが接続される負荷毎に設け、前記制御手段が該
各負荷に接続された負荷電圧検出手段によりショート状
態あるいはラッチアップ状態を判別すると、そのショー
ト状態あるいはラッチアップ状態を負荷毎の履歴情報と
してメモリに蓄積することを特徴としている。
ＣＭＯＳ等で構成されたＩＣ等が負荷として電源ライン
に接続された制御機器において、該負荷に流れる過電流
によるショート状態およびラッチアップ状態を検出して
負荷および電源ラインを保護する過電流保護装置であっ
て、負荷が接続される電源ラインに接続され、該負荷に
流れる過電流による電圧値を検出する負荷電圧検出手段
と、負荷電圧検出手段の電源ライン側に接続され、電源
ラインを負荷に対して接続及び負荷から切り離すように
切り換える接続手段と、負荷電圧検出手段で検出される
電圧値に基づいて負荷のショート状態及びラッチアップ
状態を判別し、該判別結果がショートのとき、接続手段
により電源ラインを負荷から切り離し、また、判別結果
がラッチアップのとき、接続手段により電源ラインを負
荷から一時的に切り離した後、再び接続して負荷の再起
動を制御する制御手段と、を備えたことを特徴とし、請
求項２記載の発明は、請求項１記載の発明において、前
記負荷電圧検出手段としてアナログ／デジタル変換回路
を接続したことを特徴とし、請求項３記載の発明は、請
求項１記載の発明において、前記負荷電圧検出手段を電
源ラインが接続される負荷毎に設け、前記制御手段が該
各負荷に接続された負荷電圧検出手段によりショート状
態あるいはラッチアップ状態を判別すると、そのショー
ト状態あるいはラッチアップ状態を負荷毎の履歴情報と
してメモリに蓄積することを特徴としている。
【０００８】
【作用】請求項１記載の発明では、ＣＭＯＳ等で構成さ
れたＩＣ等が負荷として電源ラインに接続された制御機
器において、該負荷に流れる過電流によるショート状態
およびラッチアップ状態を検出して負荷および電源ライ
ンを保護する過電流保護装置であって、該負荷に流れる
過電流による電圧値が検出され、該電圧値に基づいて負
荷のショート状態及びラッチアップ状態が判別され、該
判別結果がショートのとき、接続手段により電源ライン
が負荷から切り離され、また、判別結果がラッチアップ
のとき、接続手段により電源ラインが負荷から一時的に
切り離された後、再び接続されて負荷の再起動が制御さ
れる。
れたＩＣ等が負荷として電源ラインに接続された制御機
器において、該負荷に流れる過電流によるショート状態
およびラッチアップ状態を検出して負荷および電源ライ
ンを保護する過電流保護装置であって、該負荷に流れる
過電流による電圧値が検出され、該電圧値に基づいて負
荷のショート状態及びラッチアップ状態が判別され、該
判別結果がショートのとき、接続手段により電源ライン
が負荷から切り離され、また、判別結果がラッチアップ
のとき、接続手段により電源ラインが負荷から一時的に
切り離された後、再び接続されて負荷の再起動が制御さ
れる。
【０００９】したがって、負荷側でショート状態が発生
したとき、電源ラインを自動的に遮断して負荷の破壊を
防止することができるとともに、ラッチアップ状態が発
生したとき、自動的にラッチアップ状態を解除して再起
動を行なうことができ、過電流保護装置を搭載した制御
機器の安全性及び信頼性を向上させることができる。請
求項２記載の発明では、請求項１記載の過電流保護装置
において、前記負荷電圧検出用としてアナログ／デジタ
ル変換回路が接続され、接続された負荷の種類によらず
過電流による電圧値が検出される。
したとき、電源ラインを自動的に遮断して負荷の破壊を
防止することができるとともに、ラッチアップ状態が発
生したとき、自動的にラッチアップ状態を解除して再起
動を行なうことができ、過電流保護装置を搭載した制御
機器の安全性及び信頼性を向上させることができる。請
求項２記載の発明では、請求項１記載の過電流保護装置
において、前記負荷電圧検出用としてアナログ／デジタ
ル変換回路が接続され、接続された負荷の種類によらず
過電流による電圧値が検出される。
【００１０】したがって、制御機器内の負荷を制限する
ことなく、過電流保護装置を適用することができる。請
求項３記載の発明では、請求項１記載の過電流保護装置
において、電源ラインが接続される負荷毎に過電流によ
る電圧値が検出されてショート状態あるいはラッチアッ
プ状態が判別され、そのショート状態あるいはラッチア
ップ状態が負荷毎の履歴情報としてメモリに蓄積され
る。
ことなく、過電流保護装置を適用することができる。請
求項３記載の発明では、請求項１記載の過電流保護装置
において、電源ラインが接続される負荷毎に過電流によ
る電圧値が検出されてショート状態あるいはラッチアッ
プ状態が判別され、そのショート状態あるいはラッチア
ップ状態が負荷毎の履歴情報としてメモリに蓄積され
る。
【００１１】したがって、メモリに蓄積された履歴情報
により負荷側の異常発生箇所を特定して故障内容を把握
することができ、直ちに異常に対処することができ、過
電流保護装置を搭載した制御機器の安全性及び信頼性を
より一層向上させることができる。
により負荷側の異常発生箇所を特定して故障内容を把握
することができ、直ちに異常に対処することができ、過
電流保護装置を搭載した制御機器の安全性及び信頼性を
より一層向上させることができる。
【００１２】
【実施例】以下、本発明を実施例に基づいて具体的に説
明する。図１〜図８は、請求項１〜３記載の過電流保護
装置を適用した制御回路の一実施例を示す図である。図
１は、過電流保護装置の基本回路１を示す図であり、電
源ラインＶcc（5V）と負荷の間に直列にポジスタ（負荷
電圧検出手段）２を接続し、負荷としては、ＬＳＩ３と
メモリ４を接続している。図中ＲＬは、ラッチアップ時
に流れる電流を想定する仮想抵抗である。
明する。図１〜図８は、請求項１〜３記載の過電流保護
装置を適用した制御回路の一実施例を示す図である。図
１は、過電流保護装置の基本回路１を示す図であり、電
源ラインＶcc（5V）と負荷の間に直列にポジスタ（負荷
電圧検出手段）２を接続し、負荷としては、ＬＳＩ３と
メモリ４を接続している。図中ＲＬは、ラッチアップ時
に流れる電流を想定する仮想抵抗である。
【００１３】ポジスタ２は、図２に示すように、温度上
昇とともに急激に抵抗値が上昇する特性を有する素子で
あり、また、図３に示すように、温度上昇の原因となる
電流が増加に対して同様に急激に抵抗値が上昇する特性
を有している。ポジスタ２は、負荷側に流れる過電流か
ら電源ラインＶccを保護するために接続されており、負
荷側に過電流が流れたとき、ポジスタ２の抵抗値が急激
に上昇して電源ラインＶccを負荷に対して遮断する。
昇とともに急激に抵抗値が上昇する特性を有する素子で
あり、また、図３に示すように、温度上昇の原因となる
電流が増加に対して同様に急激に抵抗値が上昇する特性
を有している。ポジスタ２は、負荷側に流れる過電流か
ら電源ラインＶccを保護するために接続されており、負
荷側に過電流が流れたとき、ポジスタ２の抵抗値が急激
に上昇して電源ラインＶccを負荷に対して遮断する。
【００１４】また、図中Ｖout は、ポジスタ２を通った
後の電圧、Ｖssは、グランド、ＲＳは、リセット信号を
示している。リセット信号は、後述する本発明の保護回
路が動作した後、ＬＳＩ３とメモリ４を初期化する信号
であり、システム側から入力される。図１における回路
動作を説明すると、まず、ポジスタ２は、電源ラインＶ
ccに対して直列に接続されているため、負荷側の正常動
作時の電源定格を満足する必要がある。いま、負荷電流
Ｉin＝0.1A、ポジスタ２の正常動作時の飽和抵抗値（Ｐ
Ｒ）＝2.0Ωとすると、Ｖout は、 Ｖout ＝Ｖcc−（Ｉin×ＰＲ）＝5−（0.1×2）＝4.8V となり、負荷側のインピーダンスは、 Ｒ＝Ｖout／Ｉin ＝4.8／0.1＝48Ω となり、以上が正常動作時の各パラメータであるが、負
荷側にとっての電源定格（ここでは5V±10％の下限値4.
5Vとする）以上であり問題ない。
後の電圧、Ｖssは、グランド、ＲＳは、リセット信号を
示している。リセット信号は、後述する本発明の保護回
路が動作した後、ＬＳＩ３とメモリ４を初期化する信号
であり、システム側から入力される。図１における回路
動作を説明すると、まず、ポジスタ２は、電源ラインＶ
ccに対して直列に接続されているため、負荷側の正常動
作時の電源定格を満足する必要がある。いま、負荷電流
Ｉin＝0.1A、ポジスタ２の正常動作時の飽和抵抗値（Ｐ
Ｒ）＝2.0Ωとすると、Ｖout は、 Ｖout ＝Ｖcc−（Ｉin×ＰＲ）＝5−（0.1×2）＝4.8V となり、負荷側のインピーダンスは、 Ｒ＝Ｖout／Ｉin ＝4.8／0.1＝48Ω となり、以上が正常動作時の各パラメータであるが、負
荷側にとっての電源定格（ここでは5V±10％の下限値4.
5Vとする）以上であり問題ない。
【００１５】ここで回路１に異常が発生し、等価的に負
荷側に仮想抵抗ＲＬをＶout とＶss間に接続した状態に
なり、ＲＬ＝5Ω とすると、負荷側の合成インピーダン
スＺは、 Ｚ＝（Ｒ×ＲＬ）／（Ｒ＋ＲＬ）＝（48×5）／（48＋5）≒4.5Ω 負荷電流Ｉinは、 Ｉin＝Ｖcc／（Ｚ＋ＰＲ）＝5 ／（4.5＋2）≒0.8A 負荷側の電源電圧Ｖout は、 Ｖout ＝Ｖcc−（Ｉin×ＰＲ）＝5 −（0.8×2）＝3.4V となる。
荷側に仮想抵抗ＲＬをＶout とＶss間に接続した状態に
なり、ＲＬ＝5Ω とすると、負荷側の合成インピーダン
スＺは、 Ｚ＝（Ｒ×ＲＬ）／（Ｒ＋ＲＬ）＝（48×5）／（48＋5）≒4.5Ω 負荷電流Ｉinは、 Ｉin＝Ｖcc／（Ｚ＋ＰＲ）＝5 ／（4.5＋2）≒0.8A 負荷側の電源電圧Ｖout は、 Ｖout ＝Ｖcc−（Ｉin×ＰＲ）＝5 −（0.8×2）＝3.4V となる。
【００１６】なお、ポジスタ２の過電流に対する抵抗値
の増加は、数秒間の時間を要するため、過電流が流れた
初期の段階では、2 Ωのままである。また、この異常発
生後の電源電圧Ｖout の状態は、図４に示すように変化
し、図中斜線で示すように、異常状態発生から数秒〜数
十秒かかって過電流により発熱しながらポジスタ２の抵
抗値が増加することによって、負荷側の電源電圧Ｖout
は、下降を続け、ポジスタ２は、飽和温度まで上昇す
る。
の増加は、数秒間の時間を要するため、過電流が流れた
初期の段階では、2 Ωのままである。また、この異常発
生後の電源電圧Ｖout の状態は、図４に示すように変化
し、図中斜線で示すように、異常状態発生から数秒〜数
十秒かかって過電流により発熱しながらポジスタ２の抵
抗値が増加することによって、負荷側の電源電圧Ｖout
は、下降を続け、ポジスタ２は、飽和温度まで上昇す
る。
【００１７】次に、本願各発明の過電流保護装置を複数
の負荷が接続された制御回路に適用した場合の回路図を
図５に示す。図５において、制御回路11は、負荷ブロッ
クＡ、負荷ブロックＢ、リレー（ＲＹ）12、Ａ／Ｄ変換
回路13、14、ＣＰＵ15、ＲＯＭ16及びＲＡＭ17により構
成され、負荷ブロックＡ、Ｂと電源ラインＶccの間に
は、ポジスタＰＡ、ＰＢが接続されている。
の負荷が接続された制御回路に適用した場合の回路図を
図５に示す。図５において、制御回路11は、負荷ブロッ
クＡ、負荷ブロックＢ、リレー（ＲＹ）12、Ａ／Ｄ変換
回路13、14、ＣＰＵ15、ＲＯＭ16及びＲＡＭ17により構
成され、負荷ブロックＡ、Ｂと電源ラインＶccの間に
は、ポジスタＰＡ、ＰＢが接続されている。
【００１８】負荷ブロックＡは、上記図１で示したもの
と同様に、ＬＳＩ18とメモリ19が接続され、負荷ブロッ
クＢには、ＬＳＩ20が接続されている。リレー（接続手
段）12は、その切片12ａがＣＰＵ15によってオン／オフ
制御され、負荷ブロックＡと負荷ブロックＢに接続され
る電源ラインＶccを接続及び切り離す。
と同様に、ＬＳＩ18とメモリ19が接続され、負荷ブロッ
クＢには、ＬＳＩ20が接続されている。リレー（接続手
段）12は、その切片12ａがＣＰＵ15によってオン／オフ
制御され、負荷ブロックＡと負荷ブロックＢに接続され
る電源ラインＶccを接続及び切り離す。
【００１９】Ａ／Ｄ変換回路（負荷電圧検出手段）13、
14は、それぞれ負荷ブロックＡと負荷ブロックＢから出
力される電源電圧Ｖout を検出し、所定のデジタルデー
タに変換してＣＰＵ15に出力する。ＣＰＵ（Central Pr
ocessing Unit ）（制御手段）15は、ＲＯＭ16内に格納
されたプログラムに従ってＡ／Ｄ変換回路13、14から入
力される図６に示すようなＶout データの特性により、
電圧ＶTHH〜ＶTHLの間をラッチアップ認識範囲、ｔ0〜
ｔ3の間をラッチアップ検出期間として、負荷ブロック
Ａ及び負荷ブロックＢのショート状態（図６の）とラ
ッチアップ状態（図６〜）を判別し、その判別結果
に基づいて制御出力OUT1によりリレー12をオンオフ制御
して過電流から電源ラインＶccを保護する処理を実行す
るとともに、負荷ブロックＡ及び負荷ブロックＢで発生
したショート状態とラッチアップ状態を異常履歴情報と
してＲＡＭ17に蓄積する処理を実行する。また、ＣＰＵ
15は、制御出力OUT3によりインジケータ21を点滅表示等
させて異常状態を知らせる。
14は、それぞれ負荷ブロックＡと負荷ブロックＢから出
力される電源電圧Ｖout を検出し、所定のデジタルデー
タに変換してＣＰＵ15に出力する。ＣＰＵ（Central Pr
ocessing Unit ）（制御手段）15は、ＲＯＭ16内に格納
されたプログラムに従ってＡ／Ｄ変換回路13、14から入
力される図６に示すようなＶout データの特性により、
電圧ＶTHH〜ＶTHLの間をラッチアップ認識範囲、ｔ0〜
ｔ3の間をラッチアップ検出期間として、負荷ブロック
Ａ及び負荷ブロックＢのショート状態（図６の）とラ
ッチアップ状態（図６〜）を判別し、その判別結果
に基づいて制御出力OUT1によりリレー12をオンオフ制御
して過電流から電源ラインＶccを保護する処理を実行す
るとともに、負荷ブロックＡ及び負荷ブロックＢで発生
したショート状態とラッチアップ状態を異常履歴情報と
してＲＡＭ17に蓄積する処理を実行する。また、ＣＰＵ
15は、制御出力OUT3によりインジケータ21を点滅表示等
させて異常状態を知らせる。
【００２０】ＲＯＭ（Read Only Memory）16は、ＣＰＵ
15が実行する過電流保護処理のプログラムを格納し、Ｒ
ＡＭ（Random Access Memory）17は、負荷ブロックＡ及
び負荷ブロックＢで発生したショート状態とラッチアッ
プ状態を異常履歴情報として格納するメモリエリアを形
成する。次に、制御回路11のＣＰＵ15における過電流保
護処理について図７、８に示すフローチャートに基づい
て説明する。
15が実行する過電流保護処理のプログラムを格納し、Ｒ
ＡＭ（Random Access Memory）17は、負荷ブロックＡ及
び負荷ブロックＢで発生したショート状態とラッチアッ
プ状態を異常履歴情報として格納するメモリエリアを形
成する。次に、制御回路11のＣＰＵ15における過電流保
護処理について図７、８に示すフローチャートに基づい
て説明する。
【００２１】まず、Ａ／Ｄ変換回路13、14からの電源電
圧Ｖout をチェックし（ステップＳ１）、上記図６に示
した特性に基づいて負荷ブロックＡ及び負荷ブロックＢ
が異常かどうかを判別する（ステップＳ２）。異常でな
いときは、正常動作を実行させてＶout のチェックに戻
り（ステップＳ３）、異常と判別したときは、リレー12
の切片12ａをオフ（ＯＦＦ）して電源ラインＶccを負荷
ブロックＡ及び負荷ブロックＢに対して遮断する（ステ
ップＳ４）。
圧Ｖout をチェックし（ステップＳ１）、上記図６に示
した特性に基づいて負荷ブロックＡ及び負荷ブロックＢ
が異常かどうかを判別する（ステップＳ２）。異常でな
いときは、正常動作を実行させてＶout のチェックに戻
り（ステップＳ３）、異常と判別したときは、リレー12
の切片12ａをオフ（ＯＦＦ）して電源ラインＶccを負荷
ブロックＡ及び負荷ブロックＢに対して遮断する（ステ
ップＳ４）。
【００２２】次いで、ラッチアップ検出期間を設定する
タイマをスタートし（ステップＳ５）、さらに、Ｖout
をチェックし、ショートかどうかを判別する（ステップ
Ｓ６、Ｓ７）。ショートと判別したときは、検出タイマ
をストップし（ステップＳ８）、インジケータ21により
ショートの表示を行なう（ステップＳ９）。そのショー
トが負荷ブロックＡかどうかを判別し（ステップＳ1
0）、負荷ブロックＡのときは、そのショート情報とブ
ロック名をＲＡＭ17に書き込んで処理を終了する（ステ
ップＳ12）。負荷ブロックＡでないときは、負荷ブロッ
クＢのショートであると判別し（ステップＳ11）、その
ショート状態という情報とブロック名をＲＡＭ17に書き
込んで処理を終了する（ステップＳ12）。
タイマをスタートし（ステップＳ５）、さらに、Ｖout
をチェックし、ショートかどうかを判別する（ステップ
Ｓ６、Ｓ７）。ショートと判別したときは、検出タイマ
をストップし（ステップＳ８）、インジケータ21により
ショートの表示を行なう（ステップＳ９）。そのショー
トが負荷ブロックＡかどうかを判別し（ステップＳ1
0）、負荷ブロックＡのときは、そのショート情報とブ
ロック名をＲＡＭ17に書き込んで処理を終了する（ステ
ップＳ12）。負荷ブロックＡでないときは、負荷ブロッ
クＢのショートであると判別し（ステップＳ11）、その
ショート状態という情報とブロック名をＲＡＭ17に書き
込んで処理を終了する（ステップＳ12）。
【００２３】一方、ステップＳ７でショートと判別しな
かったときは、上記図６の特性によりラッチアップであ
ると判定し（ステップＳ13）、リレー12の切片12ａを再
びオンし（ステップＳ14）、さらに、Ｖout をチェック
し、定格電圧かどうかを判別する（ステップＳ15）。定
格電圧のときは、そのラッチアップが負荷ブロックＡで
発生しているかどうかチェックし（ステップＳ17）、負
荷ブロックＡのときは、そのラッチアップ情報とブロッ
ク名をＲＡＭ17に書き込み（ステップＳ19）、負荷ブロ
ックＡでないときは、負荷ブロックＢのラッチアップで
あると判別し（ステップＳ18）、そのラッチアップ情報
とブロック名をＲＡＭ17に書き込む（ステップＳ19）。
次いで、リセットが必要かどうかを判別し（ステップＳ
20）、必要ないときは、そのまま負荷ブロックＡあるい
は負荷ブロックＢを再起動し、必要なときは、リセット
信号ＲＳを制御出力OUT2から出力して再起動を行なう
（ステップＳ21）。
かったときは、上記図６の特性によりラッチアップであ
ると判定し（ステップＳ13）、リレー12の切片12ａを再
びオンし（ステップＳ14）、さらに、Ｖout をチェック
し、定格電圧かどうかを判別する（ステップＳ15）。定
格電圧のときは、そのラッチアップが負荷ブロックＡで
発生しているかどうかチェックし（ステップＳ17）、負
荷ブロックＡのときは、そのラッチアップ情報とブロッ
ク名をＲＡＭ17に書き込み（ステップＳ19）、負荷ブロ
ックＡでないときは、負荷ブロックＢのラッチアップで
あると判別し（ステップＳ18）、そのラッチアップ情報
とブロック名をＲＡＭ17に書き込む（ステップＳ19）。
次いで、リセットが必要かどうかを判別し（ステップＳ
20）、必要ないときは、そのまま負荷ブロックＡあるい
は負荷ブロックＢを再起動し、必要なときは、リセット
信号ＲＳを制御出力OUT2から出力して再起動を行なう
（ステップＳ21）。
【００２４】また、ステップＳ16でＶout が定格電圧で
ないときは、ステップＳ５でスタートした検出タイマが
オーバーフローしていないかどうかをチェックし（ステ
ップＳ22）、オーバーフローしていないときは、ステッ
プＳ15に戻ってＶoutのチェックを繰り返し実行し、オ
ーバーフローしたときは、図８に移って、再び、リレー
12の切片12ａをオフし（ステップＳ23）、検出タイマを
ストップし（ステップＳ24）、インジケータ21により異
常表示を行なう（ステップＳ25）。次いで、異常ブロッ
クが負荷ブロックＡかどうかの判別を行ない（ステップ
Ｓ26）、負荷ブロックＡのときは、その異常情報とブロ
ック名をＲＡＭ17に書き込み（ステップＳ28）、負荷ブ
ロックＡでないときは、負荷ブロックＢの異常であると
判別し（ステップＳ27）、その異常情報とブロック名を
ＲＡＭ17に書き込んで処理を終了する（ステップＳ2
8）。
ないときは、ステップＳ５でスタートした検出タイマが
オーバーフローしていないかどうかをチェックし（ステ
ップＳ22）、オーバーフローしていないときは、ステッ
プＳ15に戻ってＶoutのチェックを繰り返し実行し、オ
ーバーフローしたときは、図８に移って、再び、リレー
12の切片12ａをオフし（ステップＳ23）、検出タイマを
ストップし（ステップＳ24）、インジケータ21により異
常表示を行なう（ステップＳ25）。次いで、異常ブロッ
クが負荷ブロックＡかどうかの判別を行ない（ステップ
Ｓ26）、負荷ブロックＡのときは、その異常情報とブロ
ック名をＲＡＭ17に書き込み（ステップＳ28）、負荷ブ
ロックＡでないときは、負荷ブロックＢの異常であると
判別し（ステップＳ27）、その異常情報とブロック名を
ＲＡＭ17に書き込んで処理を終了する（ステップＳ2
8）。
【００２５】以上のように、負荷ブロックＡ、Ｂ毎にシ
ョート状態及びラッチアップ状態が判別されると、電源
ラインＶccがリレー12により遮断され、あるいは、再起
動操作が自動的に行なわれ、また、負荷ブロックＡ、Ｂ
毎にショート状態及びラッチアップ状態の情報が蓄積さ
れる。したがって、制御回路１における電源ラインＶcc
及び負荷ブロックＡ、Ｂを過電流による発熱から切り離
して破壊を防止することができ、発熱の心配がいらない
ため、電源ラインＶccに接続するポジスタの選定が容易
になり、低コストのポジスタを使用することができ、ラ
ッチアップに対しては、再起動操作が自動的に行なわれ
てメインの電源スイッチを操作する手間を省くことがで
き、システムとして容易にメインの電源が切れないも
の、例えば、メモリ付きのファクシミリ装置等のメモリ
の蓄積内容を消去してしまうことを回避することができ
る。
ョート状態及びラッチアップ状態が判別されると、電源
ラインＶccがリレー12により遮断され、あるいは、再起
動操作が自動的に行なわれ、また、負荷ブロックＡ、Ｂ
毎にショート状態及びラッチアップ状態の情報が蓄積さ
れる。したがって、制御回路１における電源ラインＶcc
及び負荷ブロックＡ、Ｂを過電流による発熱から切り離
して破壊を防止することができ、発熱の心配がいらない
ため、電源ラインＶccに接続するポジスタの選定が容易
になり、低コストのポジスタを使用することができ、ラ
ッチアップに対しては、再起動操作が自動的に行なわれ
てメインの電源スイッチを操作する手間を省くことがで
き、システムとして容易にメインの電源が切れないも
の、例えば、メモリ付きのファクシミリ装置等のメモリ
の蓄積内容を消去してしまうことを回避することができ
る。
【００２６】また、ユーザーはメモリに蓄積された負荷
ブロックＡ、Ｂ毎のショート情報及びラッチアップ情報
により異常箇所を確実に把握して直ちに対処することが
でき、システムの安全性と信頼性を大幅に向上させるこ
とができる。さらに、Ａ／Ｄ変換回路13、14で負荷側の
電源電圧を検出するようにしたため、接続される負荷の
種類によらず過電流による電圧値を検出することがで
き、制御回路11内の負荷を制限することなく、本発明の
過電流保護装置を適用することができる。
ブロックＡ、Ｂ毎のショート情報及びラッチアップ情報
により異常箇所を確実に把握して直ちに対処することが
でき、システムの安全性と信頼性を大幅に向上させるこ
とができる。さらに、Ａ／Ｄ変換回路13、14で負荷側の
電源電圧を検出するようにしたため、接続される負荷の
種類によらず過電流による電圧値を検出することがで
き、制御回路11内の負荷を制限することなく、本発明の
過電流保護装置を適用することができる。
【００２７】なお、上記実施例では、電源ラインをオン
／オフする手段としてリレー12を用いたが、電圧降下の
少ない負荷である場合は、他のＦＥＴ（Field Effect T
ran-sistor）等をスイッチとして用いることも可能であ
る。また、負荷ブロック毎に異常状態の表示形態を変更
することも可能である。
／オフする手段としてリレー12を用いたが、電圧降下の
少ない負荷である場合は、他のＦＥＴ（Field Effect T
ran-sistor）等をスイッチとして用いることも可能であ
る。また、負荷ブロック毎に異常状態の表示形態を変更
することも可能である。
【００２８】
【発明の効果】請求項１記載の発明によれば、ＣＭＯＳ
等で構成されたＩＣ等が負荷として電源ラインに接続さ
れた制御機器において、負荷に流れる過電流による電圧
値を検出し、該電圧値に基づいて負荷のショート状態及
びラッチアップ状態を判別し、該判別結果がショートの
とき、接続手段により電源ラインを負荷から切り離し、
また、判別結果がラッチアップのとき、接続手段により
電源ラインを負荷から一時的に切り離した後、再び接続
して負荷の再起動を制御しているので、負荷側でショー
ト状態が発生したとき、電源ラインを自動的に遮断して
負荷の破壊を防止することができるとともに、ラッチア
ップ状態が発生したとき、自動的にラッチアップ状態を
解除して再起動を行なうことができ、過電流保護装置を
搭載した制御機器の安全性及び信頼性を向上させること
ができる。
等で構成されたＩＣ等が負荷として電源ラインに接続さ
れた制御機器において、負荷に流れる過電流による電圧
値を検出し、該電圧値に基づいて負荷のショート状態及
びラッチアップ状態を判別し、該判別結果がショートの
とき、接続手段により電源ラインを負荷から切り離し、
また、判別結果がラッチアップのとき、接続手段により
電源ラインを負荷から一時的に切り離した後、再び接続
して負荷の再起動を制御しているので、負荷側でショー
ト状態が発生したとき、電源ラインを自動的に遮断して
負荷の破壊を防止することができるとともに、ラッチア
ップ状態が発生したとき、自動的にラッチアップ状態を
解除して再起動を行なうことができ、過電流保護装置を
搭載した制御機器の安全性及び信頼性を向上させること
ができる。
【００２９】請求項２記載の発明によれば、請求項１記
載の過電流保護装置において、前記負荷電圧検出用とし
てアナログ／デジタル変換回路を接続し、接続された負
荷の種類によらず過電流による電圧値を検出しているの
で、制御機器内の負荷を制限することなく、過電流保護
装置を適用することができる。請求項３記載の発明によ
れば、請求項１記載の過電流保護装置において、電源ラ
インが接続される負荷毎に過電流による電圧値を検出し
てショート状態あるいはラッチアップ状態を判別し、そ
のショート状態あるいはラッチアップ状態を負荷毎の履
歴情報としてメモリに蓄積しているので、メモリに蓄積
された履歴情報により負荷側の異常発生箇所を特定して
故障内容を把握することができ、直ちに異常に対処する
ことができ、過電流保護装置を搭載した制御機器の安全
性及び信頼性をより一層向上させることができる。
載の過電流保護装置において、前記負荷電圧検出用とし
てアナログ／デジタル変換回路を接続し、接続された負
荷の種類によらず過電流による電圧値を検出しているの
で、制御機器内の負荷を制限することなく、過電流保護
装置を適用することができる。請求項３記載の発明によ
れば、請求項１記載の過電流保護装置において、電源ラ
インが接続される負荷毎に過電流による電圧値を検出し
てショート状態あるいはラッチアップ状態を判別し、そ
のショート状態あるいはラッチアップ状態を負荷毎の履
歴情報としてメモリに蓄積しているので、メモリに蓄積
された履歴情報により負荷側の異常発生箇所を特定して
故障内容を把握することができ、直ちに異常に対処する
ことができ、過電流保護装置を搭載した制御機器の安全
性及び信頼性をより一層向上させることができる。
【図１】請求項１記載の発明による過電流保護装置の基
本回路構成図。
本回路構成図。
【図２】図１のポジスタの温度と抵抗値の変化の特性を
示す図。
示す図。
【図３】図１のポジスタの温度と電流値の変化の特性を
示す図。
示す図。
【図４】図１の負荷側の状態と負荷側電源電圧Ｖout の
変化の特性を示す図。
変化の特性を示す図。
【図５】請求項１〜３記載の過電流保護装置を適用した
制御回路の回路構成図。
制御回路の回路構成図。
【図６】図５のＣＰＵで利用される負荷側電源電圧Ｖou
t の変化とラッチアップ認識範囲の関係を示す図。
t の変化とラッチアップ認識範囲の関係を示す図。
【図７】請求項１〜３記載の発明による過電流保護処理
の一部を示すフローチャート。
の一部を示すフローチャート。
【図８】図７の過電流保護処理の続きを示すフローチャ
ート。
ート。
１ 基本回路
２、ＰＡ、ＰＢ ポジスタ
３、18、20 ＬＳＩ
４、19 メモリ
11 制御回路
12 リレー
13、14 Ａ／Ｄ変換回路
15 ＣＰＵ
16 ＲＯＭ
17 ＲＡＭ
21 インジケータ
─────────────────────────────────────────────────────
フロントページの続き
(51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所
Ｈ０３Ｋ 19/003 Ｅ 8941−5Ｊ
Claims (3)
- 【請求項１】ＣＭＯＳ等で構成されたＩＣ等が負荷とし
て電源ラインに接続された制御機器において、該負荷に
流れる過電流によるショート状態およびラッチアップ状
態を検出して負荷から電源ラインを切り離して保護する
過電流保護装置であって、 負荷が接続される電源ラインに接続され、該負荷に流れ
る過電流による電圧値を検出する負荷電圧検出手段と、 負荷電圧検出手段の電源ライン側に接続され、電源ライ
ンを負荷に対して接続及び負荷から切り離すように切り
換える接続手段と、 負荷電圧検出手段で検出される電圧値に基づいて負荷の
ショート状態及びラッチアップ状態を判別し、該判別結
果がショートのとき、接続手段により電源ラインを負荷
から切り離し、また、判別結果がラッチアップのとき、
接続手段により電源ラインを負荷から一時的に切り離し
た後、再び接続して負荷の再起動を制御する制御手段
と、 を備えたことを特徴する過電流保護装置。 - 【請求項２】請求項１記載の発明において、 前記負荷電圧検出手段としてアナログ／デジタル変換回
路を接続したことを特徴とする過電流保護装置。 - 【請求項３】請求項１記載の発明において、 前記負荷電圧検出手段を電源ラインが接続される負荷毎
に設け、前記制御手段が該各負荷に接続された負荷電圧
検出手段によりショート状態あるいはラッチアップ状態
を判別すると、そのショート状態あるいはラッチアップ
状態を負荷毎の履歴情報としてメモリに蓄積することを
特徴とする過電流保護装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190432A JPH0538039A (ja) | 1991-07-31 | 1991-07-31 | 過電流保護装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3190432A JPH0538039A (ja) | 1991-07-31 | 1991-07-31 | 過電流保護装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0538039A true JPH0538039A (ja) | 1993-02-12 |
Family
ID=16258038
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3190432A Pending JPH0538039A (ja) | 1991-07-31 | 1991-07-31 | 過電流保護装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0538039A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678851B1 (en) | 2000-02-17 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2006190424A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体集積回路装置 |
| WO2009072041A1 (en) * | 2007-12-06 | 2009-06-11 | Freescale Semiconductor, Inc. | Semiconductor device and apparatus including semiconductor device |
| JP2009187410A (ja) * | 2008-02-08 | 2009-08-20 | Brother Ind Ltd | 工作機械 |
-
1991
- 1991-07-31 JP JP3190432A patent/JPH0538039A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6678851B1 (en) | 2000-02-17 | 2004-01-13 | Mitsubishi Denki Kabushiki Kaisha | Semiconductor device |
| JP2006190424A (ja) * | 2005-01-07 | 2006-07-20 | Nec Electronics Corp | 半導体集積回路装置 |
| WO2009072041A1 (en) * | 2007-12-06 | 2009-06-11 | Freescale Semiconductor, Inc. | Semiconductor device and apparatus including semiconductor device |
| WO2009071965A1 (en) * | 2007-12-06 | 2009-06-11 | Freescale Semiconductor, Inc. | Semiconductor device and apparatus including semiconductor device |
| US8315026B2 (en) | 2007-12-06 | 2012-11-20 | Freescale Semiconductor, Inc. | Semiconductor device and apparatus including semiconductor device |
| EP2552024A3 (en) * | 2007-12-06 | 2013-03-13 | Freescale Semiconductor, Inc. | Semiconductor device and apparatus including semiconductor device |
| US8749936B2 (en) | 2007-12-06 | 2014-06-10 | Freescale Semiconductor, Inc. | Semiconductor device and apparatus including semiconductor device |
| JP2009187410A (ja) * | 2008-02-08 | 2009-08-20 | Brother Ind Ltd | 工作機械 |
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