JPH0538384A - 効果音出力機能を備えたマイクロコンピユータ - Google Patents

Abstract

(57)【要約】 【目的】 メモリに格納される効果音発生用データの量
をできるだけ削減した効果音出力機能を備えたマイクロ
コンピュータを提供する。 【構成】 出力すべき効果音を規定するパラメータが一
時的に記憶されるレジスタ24と、このレジスタ24から印
加されるパラメータに応じた効果音を出力する効果音発
生ブロック26と、この効果音発生ブロック26から出力さ
れる効果音の繰り返しパターンを一時的に記憶する出力
パターン設定レジスタ25と、効果音発生ブロック26から
出力される効果音を出力パターン設定レジスタ25からの
繰り返しパターンに応じて出力する出力制御ブロック28
とを備えている。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、効果音、例えばハンデ
ィゲーム等に用いられる効果音を出力する機能を内蔵し
たマイクロコンピュータに関する。

【０００２】

【従来の技術】音出力機能を内蔵した従来のマイクロコ
ンピュータにおいては、マイクロコンピュータのメモリ
にあらかじめ格納されている一連のパラメータデータを
順次読み出し、読み出した各データにそれぞれ応じて効
果音発生ブロックを作動させ、これにより効果音を出力
することが行われている。

【０００３】図８は、従来のこの種のマイクロコンピュ
ータの構成例を概略的に表すブロック図である。

【０００４】同図において、10及び11はマイクロコンピ
ュータのＣＰＵ（中央処理装置）及びこのＣＰＵ10に接
続された一般的なデータ格納用メモリをそれぞれ示して
いる。ＣＰＵ10には、効果音発生機能を有する回路が付
加的に設けられている。即ち、発生すべき単位効果音の
パラメータが格納されるパラメータ設定用レジスタ１２
と、そのパラメータに応じて出力周波数、出力時間、及
び出力レベルを制御して実際に効果音を生成する効果音
発生ブロック１３と、効果音発生ブロック13で生成され
た信号の出力制御を行うブロック14と、効果音発生ブロ
ック13及び出力制御ブロック14の動作制御を行う起動・
停止部15とが付加的に設けられている。

【０００５】効果音をあるパターンで出力及び停止させ
ようとする場合、１つのパラメータデータに対応した効
果音出力が終わる都度、次のパラメータデータをメモリ
11から読み出し、これをパラメータ設定用レジスタ12に
格納することによって対応する効果音を発生させ、以後
これを順次繰り返して最終的に所望のパターンの効果音
が得られるように制御される。

【０００６】

【発明が解決しようとする課題】上述したごとき従来の
マイクロコンピュータによると、データ格納用メモリ
に、発生すべき全てのパラメータデータをあらかじめ格
納しておく必要があり、その分メモリ領域が不当に占有
されてしまう。

【０００７】従って本発明は、メモリに格納される効果
音発生用データの量をできるだけ削減できる効果音出力
機能付マイクロコンピュータを提供するものである。

【０００８】

【課題を解決するための手段】本発明によれば、出力す
べき効果音を規定するパラメータが一時的に記憶される
レジスタ手段と、このレジスタ手段から印加されるパラ
メータに応じた効果音を出力する効果音発生手段と、こ
の効果音発生手段から出力される効果音の繰り返しパタ
ーンを一時的に記憶する出力パターン設定手段と、効果
音発生手段から出力される効果音を出力パターン設定手
段からの繰り返しパターンに応じて出力する出力制御手
段とを備えた効果音出力機能を備えたマイクロコンピュ
ータが提供される。

【０００９】

【作用】マイクロコンピュータのデータ格納用メモリか
ら読み出された、出力すべき効果音の出力周波数、出力
時間、及び出力レベル等を規定するパラメータがレジス
タ手段に一時的に記憶される。効果音発生手段は、この
レジスタ手段からのパラメータに応じて効果音を発生す
る。マイクロコンピュータのデータ格納用メモリから読
み出された効果音の繰り返しパターンが、出力パターン
設定手段に一時的に記憶される。出力制御手段は、この
繰り返しパターンと効果音発生手段から出力された効果
音とを合成し、その結果、効果音が所望の繰り返しパタ
ーンで出力される。

【００１０】

【実施例】以下図面を用いて本発明の実施例を詳細に説
明する。

【００１１】図１は本発明の一実施例の構成を概略的に
示すブロック図である。

【００１２】本実施例は、ホワイトノイズを主体とする
効果音、例えばシューティングゲームにおける爆発音等
を発生する機能を有するマイクロコンピュータである。
なお、本実施例のマイクロコンピュータは、本発明によ
る出力制御方式と通常の出力制御方式とのどちらか一方
を選択的に実行できるように構成されている。

【００１３】同図において、20はマイクロコンピュータ
のＣＰＵ（中央処理装置）、21はこのＣＰＵ20にバス22
を介して接続された一般的なデータ格納用メモリを示し
ている。このメモリ21には、効果音発生用のパラメータ
データ、出力パターンデータ、及びこれらのデータを各
レジスタへ転送するためにＣＰＵ20が実行するプログラ
ムがあらかじめ格納されている。

【００１４】ＣＰＵ20は、バス23を介してパラメータ設
定用レジスタ（ＰＲＥＧ）24及び出力パターン設定用レ
ジスタ（ＰＲＥＧ１）25に接続されている。パラメータ
設定用レジスタ24の出力端子は、効果音発生ブロック26
に接続されている。パラメータ設定用レジスタ24は、効
果音発生ブロック26を動作させるための各種情報、出力
周波数制御データ、出力時間制御データ、及び出力レベ
ル制御データを設定するためのレジスタであり、本発明
のレジスタ手段に対応している。出力パターン設定用レ
ジスタ25は、効果音の出力パターンを設定するためのレ
ジスタであり、本発明の出力パターン設定手段に対応し
ている。効果音発生ブロック26は、ホワイトノイズを発
生すると共にパラメータ設定用レジスタ24の設定値に従
ってこのホワイトノイズの出力周波数、出力時間、及び
出力レベルを制御し効果音として出力する回路であり、
本発明の効果音発生手段に対応している。

【００１５】この効果音発生ブロック26の出力側には、
シフトレジスタ27及び出力制御ブロック28が接続されて
いる。シフトレジスタ27は、その入力側が出力パターン
設定用レジスタ25に接続されており、その出力側が出力
制御ブロック28に接続されている。このシフトレジスタ
27へは、出力パターン設定用レジスタ25に設定されてい
る出力パターンがロードされ、効果音発生ブロック26等
から与えられるクロックでシフトを行って出力を行い、
これを出力制御信号として出力制御ブロック28へ印加す
る。出力制御ブロック28は、効果音発生ブロック26で生
成された効果音をシフトレジスタ27からの上述の出力制
御信号で制御する回路であり、本発明の出力制御手段に
対応している。

【００１６】ＣＰＵ20には、さらに、起動・停止制御部
29が接続されており、この起動・停止制御部29の出力側
には効果音発生ブロック26及び出力制御ブロック28が接
続されている。起動・停止制御部29は、効果音発生ブロ
ック26及び出力制御ブロック28の起動、効果音発生の停
止等を制御する。

【００１７】図２は図１の実施例をより詳細に表すブロ
ック図である。

【００１８】パラメータ設定用レジスタ24は本実施例で
は８ビットのレジスタであり、このレジスタにはＣＰＵ
20からアクセス（リード及びライト）可能な１番地分の
Ｉ／Ｏアドレスが割り当てられている。

【００１９】このパラメータ設定用レジスタ24の各ビッ
トは、図３に示すごとく割り当てられている。即ち、 ビット７ ……未使用 ビット６ ……出力停止フラグ ＳＴＯＰ ビット５、４……効果音の出力時間選択用パラメータ
Ｌ１、Ｌ０ この場合、２ビットのため、例えば下記のごとく４通り
の選択が可能である Ｌ１、Ｌ０＝０、０ ５００ｍｓ ０、１ ２５０ｍｓ １、０ １２５ｍｓ １、１ ６２．５ｍｓ ビット３、２……出力平均周波数選択用パラメータ Ｆ
ＣＫ１、ＦＣＫ０ 例えば下記のごとく４通りの選択が可能である ＦＣＫ１、ＦＣＫ０＝０、０ ３２ＫＨｚ ０、１ １６ＫＨｚ １、０ ８ＫＨｚ １、１ ４ＫＨｚ ビット１ ……エンベロープ（出力レベル制御）フラ
グ ＥＶＳＷ ＥＶＳＷ＝１ 出力時間選択用パラメータＬ１、Ｌ０
で設定した出力時間で、効果音の出力レベルが最小→最
大又は最大→最小へ変化する ＥＶＳＷ＝０ 常に一定レベル（最大レベル）で効果
音が出力される ビット０ ……エンベロープモード選択スイッチフラ
グ ＥＶＳ 上記の出力レベル変化方向を選択する ＥＶＳ＝１ 最大→最小 ＥＶＳ＝０ 最小→最大。

【００２０】効果音発生ブロック26は、「シャー」、
「ジャー」等のようにランダムなノイズであるホワイト
ノイズを主体とする効果音を発生する回路であり、発振
器26aからの基本クロックを分周する分周器26b と、こ
の分周器26b に入力クロックセレクタ26c を介して接続
された周波数カウンタ26d と、分周器26b に出力時間セ
レクタ26e を介して接続されたアップダウンカウンタ26
f と、アップダウンカウンタ26f の出力端子に接続され
たナンドゲート26g とを有している。

【００２１】パラメータ設定用レジスタ24からの出力平
均周波数選択用パラメータＦＣＫ１、ＦＣＫ０は、入力
クロックセレクタ26c に印加される。これにより入力ク
ロックセレクタ26c は、分周器26b からの分周クロック
をそのパラメータに応じて選択し、周波数カウンタ26d
への入力クロックＣＬＯＣＫを形成する。周波数カウン
タ26d はホワイトノイズ発生用のカウンタであり、入力
クロックＣＬＯＣＫに応じてその出力Ｑの、従って効果
音の平均周波数が制御される。この出力Ｑは、出力制御
ブロック28のアンドゲート28a に印加される。

【００２２】パラメータ設定用レジスタ24からの出力時
間選択用パラメータＬ１、Ｌ０は、出力時間セレクタ26
e に印加される。これにより出力時間セレクタ26e は、
分周器26b からの分周クロックをそのパラメータに応じ
て選択し、アップダウンカウンタ26f への入力クロック
ＣＬＯＣＫを形成する。アップダウンカウンタ26f は出
力時間制御用及び出力レベル制御用のカウンタであり、
パラメータ設定用レジスタ24からのエンベロープモード
（出力レベル制御）選択スイッチフラグＥＶＳに応じて
そのカウント方向が制御される。

【００２３】このアップダウンカウンタ26f の出力Ｑｎ
はナンドゲート26g の一方の入力端子に印加されてい
る。このナンドゲート26g の他方の入力端子にはパラメ
ータ設定用レジスタ24からのエンベロープフラグＥＶＳ
Ｗが印加される。ナンドゲート26g は、図では１つしか
表されていないが、実際には、アップダウンカウンタ26
f の出力Ｑｎのビット数だけ用意されている。この出力
Ｑｎが、出力制御ブロック28のアンドゲート28b を介し
てＤ／Ａ変換器30に印加されてＤ／Ａ変換されることに
より効果音のエンベロープ（出力レベル制御）が行われ
る。

【００２４】アップダウンカウンタ26f のオーバーフロ
ー出力ＣＡＲＲＹは、８進カウンタ31のクロック入力端
子、起動・停止制御部29のタイミング回路29a 、及びオ
アゲート32を介してシフトレジスタ27のクロック入力端
子に印加される。出力時間セレクタ26e による分周クロ
ックの選択を行いオーバーフロー出力ＣＡＲＲＹを検知
することにより、効果音の出力時間制御が行われる。

【００２５】出力パターン設定用レジスタ25は本実施例
では８ビットのレジスタであり、このレジスタにはＣＰ
Ｕ20からアクセス（リード及びライト）可能な１番地分
のＩ／Ｏアドレスが割り当てられている。

【００２６】この出力パターン設定用レジスタ25に記憶
されている出力パターンは、起動・停止制御部29のタイ
ミング回路29a からのロード信号ＬＤによって８ビット
のシフトレジスタ27へロードされる。シフトレジスタ27
はオアゲート32を介して印加されるクロックに応じてシ
フト動作を行い、その出力ＯＵＴは出力制御ブロック28
のアンドゲート28a に順次印加される。その結果、周波
数カウンタ26d の出力Ｑが、シフトレジスタ27の出力Ｏ
ＵＴによって出力制御されることとなる。ただし、アン
ドゲート28a は、起動・停止制御部29のタイミング回路
29a からイネーブル信号ＥＮ２が印加されており、かつ
起動・停止制御部29のストップフラグフリップフロップ
（ＳＴＯＰ Ｆ／Ｆ）29c がリセットされておりその結
果停止信号が印加されていない場合のみ動作可能とな
る。

【００２７】アンドゲート28a の出力は、アンドゲート
28b に印加されてアップダウンカウンタ26f の出力Ｑｎ
と論理積演算された後、Ｄ／Ａ変換器30に印加されてＤ
／Ａ変換され出力される。

【００２８】８進カウンタ31は、アップダウンカウンタ
26f のオーバーフロー出力ＣＡＲＲＹをカウントしてシ
フトレジスタ27の出力完了を検知するために用いられ
る。即ち、この８進カウンタ31のオーバーフロー出力Ｃ
ＡＲＲＹがタイミング回路29aで検知され、これにより
ストップフラグ用フリップフロップ29c がセットされる
ことによりアンドゲート28a がオフとなる。

【００２９】起動・停止制御部29は、前述のタイミング
回路29a 及びストップフラグ用フリップフロップ29c の
他にイネーブル信号ＥＮ１及びＥＮ２の発生を制御する
スタートフラグ用フリップフロップ（ＳＴ Ｆ／Ｆ）29
b と、出力制御方式選択フラグ用フリップフロップ（Ｓ
ＥＮ Ｆ／Ｆ）29d とを備えている。

【００３０】スタートフラグ用フリップフロップ29b が
セットされると、タイミング回路29a からイネーブル信
号ＥＮ１が出力されて効果音発生ブロック26の周波数カ
ウンタ26d 及びアップダウンカウンタ26f が動作可能と
なり、イネーブル信号ＥＮ２が出力されて起動・停止制
御部29のアンドゲート28a が動作可能となる。このスタ
ートフラグ用フリップフロップ29b は、アップダウンカ
ウンタ26f のオーバーフロー出力ＣＡＲＲＹと８進カウ
ンタ31のオーバーフロー出力ＣＡＲＲＹとによってリセ
ットされる。

【００３１】ストップフラグ用フリップフロップ29c が
セットされていると、停止信号が印加されることから起
動・停止制御部29のアンドゲート28a が動作せず従って
効果音が出力制御ブロック28から発生しない。このスト
ップフラグは、通常の出力制御方式を用いる場合に出力
制御ブロック28を制御するために用いられる。なお、本
発明による出力制御方式を用いる場合、出力制御ブロッ
ク28はシフトレジスタ27の出力ＯＵＴで制御される。

【００３２】出力制御方式選択フラグ用フリップフロッ
プ29d は、本発明による出力制御方式を行うか、通常の
出力制御方式を行うかによって、それぞれセット、リセ
ットされる。このフリップフロップ29d がセットされて
いる場合のみシフトレジスタ27及び８進カウンタ31が動
作可能となる。

【００３３】次に本実施例の動作を説明する。ただし、
以下の説明は、３２ＫＨｚの入力クロックから生成さ
れ、５００ｍｓの間に出力レベルが最大から最小に変化
するホワイトノイズによる効果音が図４に示すごとく８
データ分発生する場合について行う。

【００３４】まず、通常の出力制御方式を実行する場合
について、図５のフローチャートを用いて説明する。

【００３５】ステップS1において、出力すべき効果音の
データ数（停止データも含む）ｎを設定する。この場
合、ｎ←８に設定する。次のステップS2では、効果音パ
ラメータデータを格納しているメモリ21のポインタＤＰ
をＤＰ←ＤＰ₀ に初期設定する。このメモリ21内には、
効果音パラメータデータが下記のように格納されてい
る。

【００３６】 ここで、パラメータＰ１は「＊０００００１１」、パ
ラメータＰ２は「＊１＊＊００＊＊」である。「＊」は
「０」でも「１」でもどちらでもよいことを示してい
る。

【００３７】次のステップS3においては、パラメータ設
定用レジスタ（ＰＲＥＧ）24に、ポインタＤＰに格納さ
れているデータを転送する。次いでステップS4におい
て、出力制御方式選択フラグＳＥＮをＳＥＮ←０に設定
する。これにより、出力制御方式選択フラグ用フリップ
フロップ29d がリセットされてシフトレジスタ27及び８
進カウンタ31が動作停止となり、通常の出力制御方式が
行われることとなる。

【００３８】ステップS5では、スタートフラグＳＴがＳ
Ｔ←１に設定される。これによりスタートフラグ用フリ
ップフロップ29b がセットされて効果音の出力が開始さ
れる。ＤＰ＝ＤＰ₀ では、パラメータ設定用レジスタ24
に転送記憶されているパラメータがＰ１、即ち「＊００
０００１１」であるため、出力時間５００ｍｓ、出力周
波数３２ＫＨｚ、出力レベルが最大→最小の効果音が出
力されることとなる。次のステップS6ではスタートフラ
グＳＴがＳＴ＝０となったかどうか判別して１データの
出力が完了したことをチェックしている。ＳＴ＝０とな
った場合のみ次のステップS7へ進み、データ数ｎを１つ
だけデクリメントさせる。

【００３９】ステップS8は、ｎ＝０であるかどうか判別
し、全てのデータが出力されたかどうかをチェックして
いる。ｎ＝０の場合は全てのデータ出力が完了したとし
て、処理を終了する。ｎ＝０ではない場合は、ステップ
S9へ進んでポインタＤＰを１つインクリメントさせた
後、ステップS3〜S8の処理を繰り返す。

【００４０】その結果、パラメータＰ１、Ｐ１、Ｐ２、
Ｐ１、Ｐ２、Ｐ１、Ｐ１、Ｐ１がパラメータ設定用レジ
スタ24に順次ロードされ、図４に示すごとき効果音が出
力される。なお、パラメータがＰ２、即ち「＊１＊＊０
０＊＊＊」の場合は、出力停止フラグＳＴＯＰが「１」
であるため、効果音の出力が停止されることとなる。

【００４１】次に、本発明の出力制御方式を実行する場
合について、図６のフローチャートを用いて説明する。

【００４２】ステップS11 において、効果音パラメータ
データ及び出力パターンデータを格納しているメモリ21
のポインタＤＰをＤＰ←ＤＰ₀ に初期設定する。このメ
モリ21内には、効果音パラメータデータが下記のように
格納されている。

【００４３】 ここで、パラメータＰ１は「＊０００００１１」、パ
ラメータＰ３は「１１０１０１１１」である。「＊」は
「０」でも「１」でもどちらでもよいことを示してい
る。

【００４４】次のステップS12 においては、パラメータ
設定用レジスタ（ＰＲＥＧ）24に、ポインタＤＰに格納
されているデータ、即ちパラメータＰ１、を転送する。
次いでステップS13 において、ポインタＤＰを１つイン
クリメントさせた後、ステップS14 へ進む。ステップS1
4 では、出力パターン設定用レジスタ（ＰＲＥＧ１）25
にポインタＤＰに格納されているデータ、即ちパラメー
タＰ３、を転送する。

【００４５】次のステップS15 では、出力制御方式選択
フラグＳＥＮをＳＥＮ←１に設定する。これにより、出
力制御方式選択フラグ用フリップフロップ29d がセット
され、タイミング回路29a よりロード信号ＬＤが出力さ
れる。これにより出力パターン設定用レジスタ25に記憶
されている出力パターンがシフトレジスタ27にロードさ
れこのシフトレジスタ27さらに８進カウンタ31が動作可
能となり、本発明の出力制御方式が行われることとな
る。

【００４６】ステップS16 では、スタートフラグＳＴが
ＳＴ←１に設定される。これによりスタートフラグ用フ
リップフロップ29b がセットされタイミング回路29a よ
りイネーブル信号ＥＮ１が出力され、効果音発生ブロッ
ク26の動作が開始される。そしてシフトレジスタ27への
クロックＣＬＯＣＫが発生され、このシフトレジスタ27
内の出力パターンが１ビットシフトされる。シフトレジ
スタ27にロードされているパラメータがＰ３、即ち「１
１０１０１１１」であるため、まずパターン「１」が出
力されて出力制御ブロック28へ印加される。パターンが
「１」の場合、出力制御ブロック28は効果音発生ブロッ
ク26からの効果音、即ち「＊０００００１１」に対応す
る効果音を出力することが可能となり、パターン出力が
「０」の場合、効果音発生ブロック26からの効果音を出
力できなくなる。

【００４７】効果音発生ブロック26が動作を開始してか
ら、アップダウンカウンタ26f のオーバーフロー出力Ｃ
ＡＲＲＹでクロックＣＬＯＣＫが形成されシフトレジス
タ27に印加されることにより、このシフトレジスタ27は
１ビットシフトされ、次のパターンが出力される。

【００４８】このようにして、出力パラメータＰ３「１
１０１０１１１」が図７に示すように順次出力されるこ
とにより、Ｐ１「＊０００００１１」に対応する効果音
がこの出力パラメータＰ３に制御されて出力される。

【００４９】８ビット分の出力パラメータＰ３が出力さ
れると、８進カウンタ31からオーバーフロー出力ＣＡＲ
ＲＹが発生し、これによりスタートフラグ用フリップフ
ロップ（ＳＴ Ｆ／Ｆ）29b がリセットされ、スタート
フラグＳＴが０となる。スタートフラグ用フリップフロ
ップ29b がリセットされると、タイミング回路29a から
のイネーブル信号ＥＮ２が出力されなくなるので、出力
制御ブロック28は効果音の出力を停止する。

【００５０】図６に示すステップS17 では、このスター
トフラグＳＴがＳＴ＝０であるかどうか監視しながらル
ープしているため、ＳＴ＝０であると判別するとこの処
理ルーチンを終了する。

【００５１】以上述べた本発明の出力制御方式によれ
ば、メモリ21に格納しておくデータがＰ１及びＰ３のみ
でよいため、効果音発生用データに関するメモリ21の占
有容量を大幅に削減でき、メモリ21の有効利用を図るこ
とができる。また、より多くの種類の効果音発生用デー
タを同一の占有容量で格納することができる。

【００５２】

【発明の効果】以上詳細に説明したように本発明の効果
音出力機能を備えたマイクロコンピュータによれば、出
力すべき効果音を規定するパラメータが一時的に記憶さ
れるレジスタ手段と、このレジスタ手段から印加される
パラメータに応じた効果音を出力する効果音発生手段
と、この効果音発生手段から出力される効果音の繰り返
しパターンを一時的に記憶する出力パターン設定手段
と、効果音発生手段から出力される効果音を出力パター
ン設定手段からの繰り返しパターンに応じて出力する出
力制御手段とを備えているため、メモリに格納される効
果音発生用のデータの量を大幅に削減できる。その結
果、メモリの有効利用を図ることができる。また、より
多くの種類の効果音発生用データを同一の占有容量で格
納することができる。

【図面の簡単な説明】

【図１】本発明の一実施例の構成を概略的に示すブロッ
ク図である。

【図２】図１の実施例をより詳細に表すブロック図であ
る。

【図３】図１の実施例におけるパラメータ設定用レジス
タの各ビットの割り当てを表す図である。

【図４】図１の実施例における効果音の出力波形を表す
波形図である。

【図５】図１の実施例において通常の出力制御方式を実
行する場合のフローチャートである。

【図６】図１の実施例において本発明の出力制御方式を
実行する場合のフローチャートである。

【図７】図１の実施例における出力パターンの内容を表
す図である。

【図８】従来のマイクロコンピュータの構成例を概略的
に表すブロック図である。

【符号の説明】

20 ＣＰＵ 21 メモリ 22、23 バス 24 パラメータ設定用レジスタ 25 出力パターン設定用レジスタ 26 効果音発生ブロック 27 シフトレジスタ 28 出力制御ブロック 29 起動・停止制御部 30 Ｄ／Ａ変換器 31 ８進カウンタ

Claims (1)

【特許請求の範囲】
1. 【請求項１】 出力すべき効果音を規定するパラメータ
   が一時的に記憶されるレジスタ手段と、該レジスタ手段
   から印加されるパラメータに応じた効果音を出力する効
   果音発生手段と、該効果音発生手段から出力される効果
   音の繰り返しパターンを一時的に記憶する出力パターン
   設定手段と、前記効果音発生手段から出力される効果音
   を前記出力パターン設定手段からの繰り返しパターンに
   応じて出力する出力制御手段とを備えたことを特徴とす
   る効果音出力機能を備えたマイクロコンピュータ。