JPH0538480Y2 - - Google Patents
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- JPH0538480Y2 JPH0538480Y2 JP16360988U JP16360988U JPH0538480Y2 JP H0538480 Y2 JPH0538480 Y2 JP H0538480Y2 JP 16360988 U JP16360988 U JP 16360988U JP 16360988 U JP16360988 U JP 16360988U JP H0538480 Y2 JPH0538480 Y2 JP H0538480Y2
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- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000001960 triggered effect Effects 0.000 description 2
- 238000000034 method Methods 0.000 description 1
Description
【考案の詳細な説明】
(イ) 産業上の利用分野
本考案は、EPROM書き込み回路に関し、特に
EPROMにおける全記憶容量よりも少ない記憶容
量に対して、プログラムデータを書き込むことが
可能なEPROM書き込み回路に関するものであ
る。
EPROMにおける全記憶容量よりも少ない記憶容
量に対して、プログラムデータを書き込むことが
可能なEPROM書き込み回路に関するものであ
る。
(ロ) 従来の技術
例えば、32Kビツト構成のEPROM用のPROM
ライタで、64Kビツト構成のEPROMの各アドレ
スにプログラムデータを書き込む場合について説
明する。
ライタで、64Kビツト構成のEPROMの各アドレ
スにプログラムデータを書き込む場合について説
明する。
EPROMの各アドレスにおける１ワードを８ビ
ツト単位とすると、32Kビツト構成のEPROMの
記憶容量は4Kバイトとなり、即ち各アドレスを
アクセスするのに必要なアドレス数は4Kとする。
従つて32Kビツト構成のEPROMのアドレスは
「000」〜「FFF」番地まで割り当てられること
になる。これ等の番地の「０」〜「Ｆ」までは
夫々４ビツトデータで示されており、即ち「000」
〜「FFF」番地までは夫々４×３＝12ビツトの
アドレスデータ（A0〜A11：但しA0ビツト側が最
下位ビツトである）で示されているものとする。
一方、64Kビツト構成のEPROMの記憶容量は８
（＝64／８）Ｋバイトであることから、該
EPROMの各アドレスをアクセスするのに必要な
アドレス数は8Kとなる。従つて64Kビツト構成
のEPROMのアドレスは「0000」〜「1FFF」番
地まで割り当てられることになる。即ちこれ等の
「0000」〜「1FFF」番地は夫々13ビツトのアド
レスデータ（A0〜A12）で示されることになる。
言い換えればアドレスデータの最上位ビツトA12
＝「０」ならば、アドレスデータA0〜A12によつ
て、64Kビツト構成のEPROMにおける一方の
32Kビツトの書き込み領域（「0000」〜「0FFF」
番地）がアクセスされ、且つアドレスデータの最
上位ビツトA12＝「１」ならば、アドレスデータ
A0〜A12によつて、64Kビツト構成のEPROMに
おける残りの32Kビツト分の書き込み領域
（「1000」〜「1FFF」番地）がアクセスされるこ
とになる。
ツト単位とすると、32Kビツト構成のEPROMの
記憶容量は4Kバイトとなり、即ち各アドレスを
アクセスするのに必要なアドレス数は4Kとする。
従つて32Kビツト構成のEPROMのアドレスは
「000」〜「FFF」番地まで割り当てられること
になる。これ等の番地の「０」〜「Ｆ」までは
夫々４ビツトデータで示されており、即ち「000」
〜「FFF」番地までは夫々４×３＝12ビツトの
アドレスデータ（A0〜A11：但しA0ビツト側が最
下位ビツトである）で示されているものとする。
一方、64Kビツト構成のEPROMの記憶容量は８
（＝64／８）Ｋバイトであることから、該
EPROMの各アドレスをアクセスするのに必要な
アドレス数は8Kとなる。従つて64Kビツト構成
のEPROMのアドレスは「0000」〜「1FFF」番
地まで割り当てられることになる。即ちこれ等の
「0000」〜「1FFF」番地は夫々13ビツトのアド
レスデータ（A0〜A12）で示されることになる。
言い換えればアドレスデータの最上位ビツトA12
＝「０」ならば、アドレスデータA0〜A12によつ
て、64Kビツト構成のEPROMにおける一方の
32Kビツトの書き込み領域（「0000」〜「0FFF」
番地）がアクセスされ、且つアドレスデータの最
上位ビツトA12＝「１」ならば、アドレスデータ
A0〜A12によつて、64Kビツト構成のEPROMに
おける残りの32Kビツト分の書き込み領域
（「1000」〜「1FFF」番地）がアクセスされるこ
とになる。
上述から明らかな様に、64Kビツト構成の
EPROMの各アドレスをアクセスするのに必要な
最上位ビツトA12のデータを、何らかの方法で
「０」又は「１」に切換えてやれば、32Kビツト
構成のEPROM用のPROMライタでも、64Kビツ
ト構成のEPROMの各アドレスをアクセスできる
ことになる。ところが、従来における32Kビツト
構成のEPROM用PROMライタでは、「000」〜
「FFF」番地までしかアクセスできず、64Kビツ
ト構成のEPROMの各アドレスをアクセスする為
に必要となる全13ビツトのアドレスデータ中の最
上位ビツトA12を発生できなかつた。
EPROMの各アドレスをアクセスするのに必要な
最上位ビツトA12のデータを、何らかの方法で
「０」又は「１」に切換えてやれば、32Kビツト
構成のEPROM用のPROMライタでも、64Kビツ
ト構成のEPROMの各アドレスをアクセスできる
ことになる。ところが、従来における32Kビツト
構成のEPROM用PROMライタでは、「000」〜
「FFF」番地までしかアクセスできず、64Kビツ
ト構成のEPROMの各アドレスをアクセスする為
に必要となる全13ビツトのアドレスデータ中の最
上位ビツトA12を発生できなかつた。
そこで従来は、最上位ビツトA12が印加される
64Kビツト構成のEPROMのA12端子に、電源VDD
（論理「１」）又は接地（論理「０」）の何れかに
切換え可能な手動切換スイツチを設けておき、こ
の手動切換スイツチの切換えを行なうことによ
り、32Kビツト構成のEPROM用のPROMライタ
で、64Kビツト構成のEPROMへのプログラムデ
ータの書き込みに対応していた。
64Kビツト構成のEPROMのA12端子に、電源VDD
（論理「１」）又は接地（論理「０」）の何れかに
切換え可能な手動切換スイツチを設けておき、こ
の手動切換スイツチの切換えを行なうことによ
り、32Kビツト構成のEPROM用のPROMライタ
で、64Kビツト構成のEPROMへのプログラムデ
ータの書き込みに対応していた。
(ハ) 考案が解決しようとする課題
しかしながら前記従来の技術において、手動切
換スイツチの切換えによつて、64Kビツト構成の
EPROMの各アドレスをアクセスする為の13ビツ
トのアドレスデータ中の最上位ビツトA12を、
「０」又は「１」に変化させていることから、該
EPROMへのプログラムデータの書き込みに多く
時間を要し、更に手動切換スイツチの切換誤りに
よつて、書き込むべきでないEPROMの書き込み
領域に所定のプログラムデータを書き込んでしま
つたりする書き込みミスも生じてしまう問題点が
あつた。
換スイツチの切換えによつて、64Kビツト構成の
EPROMの各アドレスをアクセスする為の13ビツ
トのアドレスデータ中の最上位ビツトA12を、
「０」又は「１」に変化させていることから、該
EPROMへのプログラムデータの書き込みに多く
時間を要し、更に手動切換スイツチの切換誤りに
よつて、書き込むべきでないEPROMの書き込み
領域に所定のプログラムデータを書き込んでしま
つたりする書き込みミスも生じてしまう問題点が
あつた。
(ニ) 課題を解決するための手段
本考案は、前記問題点を解決するために為され
たものであり、所定ビツトの記憶容量を有し、プ
ログラムデータの書き込み／読み出しが可能な
EPROMと、該EPROMの所定アドレスをアクセ
スする為のアドレスデータを順次発生し、該
EPROMにおける全記憶容量よりも少ない記憶容
量に対して、プログラムデータを書き込み可能な
PROMライタとを備えたEPROM書き込み回路
において、 前記PROMライタから前記EPROMに印加さ
れる書き込み初期アドレスに基づいて、所定時間
だけ第１のパルスを発生する第１のパルス発生回
路と、 前記書き込み初期アドレスに基づき、該書き込
み初期アドレスの発生期間だけ第２のパルスを発
生する第２のパルス発生回路と、 前記第１のパルスの発生期間が前記第２のパル
スの発生期間未満の時、リセツトパルスを発生す
るリセツトパルス発生回路と、 前記リセツトパルス発生回路から発生するリセ
ツトパルスでリセツトされた後、前記PROMラ
イタから発生する最後のアドレスデータの最上位
ビツトの変化によつてセツトされ、リセツト又は
セツト出力を前記EPROMのアドレスの最上位ビ
ツトとすることによつて、前記EPROMの書き込
み領域を切換えさせるリセツト／セツト回路とを
備え、 前記書き込み初期アドレスにおける前記第２の
パルスの発生期間を前記第１のパルスの発生期間
より長く設定することによつて、前記リセツト／
セツト回路のリセツト出力で、前記EPROMの所
定の書き込み領域における記憶容量にプログラム
データを書き込み可能とし、その後、前記書き込
み初期アドレスにおける前記第２のパルスの発生
期間を前記第１のパスルの発生期間以下に設定す
ることによつて、前記リセツト／セツト回路のセ
ツト出力で、前記EPROMの残りの書き込み領域
における記憶容量にプログラムデータを書き込み
可能としたことを特徴とするEPROM書き込み回
路である。
たものであり、所定ビツトの記憶容量を有し、プ
ログラムデータの書き込み／読み出しが可能な
EPROMと、該EPROMの所定アドレスをアクセ
スする為のアドレスデータを順次発生し、該
EPROMにおける全記憶容量よりも少ない記憶容
量に対して、プログラムデータを書き込み可能な
PROMライタとを備えたEPROM書き込み回路
において、 前記PROMライタから前記EPROMに印加さ
れる書き込み初期アドレスに基づいて、所定時間
だけ第１のパルスを発生する第１のパルス発生回
路と、 前記書き込み初期アドレスに基づき、該書き込
み初期アドレスの発生期間だけ第２のパルスを発
生する第２のパルス発生回路と、 前記第１のパルスの発生期間が前記第２のパル
スの発生期間未満の時、リセツトパルスを発生す
るリセツトパルス発生回路と、 前記リセツトパルス発生回路から発生するリセ
ツトパルスでリセツトされた後、前記PROMラ
イタから発生する最後のアドレスデータの最上位
ビツトの変化によつてセツトされ、リセツト又は
セツト出力を前記EPROMのアドレスの最上位ビ
ツトとすることによつて、前記EPROMの書き込
み領域を切換えさせるリセツト／セツト回路とを
備え、 前記書き込み初期アドレスにおける前記第２の
パルスの発生期間を前記第１のパルスの発生期間
より長く設定することによつて、前記リセツト／
セツト回路のリセツト出力で、前記EPROMの所
定の書き込み領域における記憶容量にプログラム
データを書き込み可能とし、その後、前記書き込
み初期アドレスにおける前記第２のパルスの発生
期間を前記第１のパスルの発生期間以下に設定す
ることによつて、前記リセツト／セツト回路のセ
ツト出力で、前記EPROMの残りの書き込み領域
における記憶容量にプログラムデータを書き込み
可能としたことを特徴とするEPROM書き込み回
路である。
（＊） 作用
本考案は、EPROMにおける全記憶容量よりも
少ない記憶容量に対して、プログラムデータを書
き込むことが可能なEPROM書き込み回路であ
り、以下に示す様に有効である。即ち前記(ニ)項記
載の構成において、EPROMに印加すべき書き込
み初期アドレスがPROMライタから発生すると、
該書き込み初期アドレスに基づいて、第１のパル
ス発生回路から第１のパルスが所定時間だけ発生
する。また前記書き込み初期アドレスに基づい
て、第２のパルス発生回路から第２のパルスが該
書き込み初期アドレスの発生期間だけ発生する。
少ない記憶容量に対して、プログラムデータを書
き込むことが可能なEPROM書き込み回路であ
り、以下に示す様に有効である。即ち前記(ニ)項記
載の構成において、EPROMに印加すべき書き込
み初期アドレスがPROMライタから発生すると、
該書き込み初期アドレスに基づいて、第１のパル
ス発生回路から第１のパルスが所定時間だけ発生
する。また前記書き込み初期アドレスに基づい
て、第２のパルス発生回路から第２のパルスが該
書き込み初期アドレスの発生期間だけ発生する。
まずPROMライタによつて、EPROMにおけ
る書き込み初期アドレスのアクセス期間を、即ち
第２のパルスの発生期間を、第１のパルスの発生
期間よりも長く設定すると、リセツトパルス発生
回路からリセツトバルスが発生し、リセツト／セ
ツト回路は該リセツトパルスによつてリセツトさ
れる。従つてリセツト／セツト回路からのリセツ
ト出力によつてEPROMのアドレスデータの最上
位ビツトが「０」になり、PROMライタによつ
て、EPROMの所定の書き込み領域がアクセスさ
れて、プログラムデータの書き込みが可能とな
る。
る書き込み初期アドレスのアクセス期間を、即ち
第２のパルスの発生期間を、第１のパルスの発生
期間よりも長く設定すると、リセツトパルス発生
回路からリセツトバルスが発生し、リセツト／セ
ツト回路は該リセツトパルスによつてリセツトさ
れる。従つてリセツト／セツト回路からのリセツ
ト出力によつてEPROMのアドレスデータの最上
位ビツトが「０」になり、PROMライタによつ
て、EPROMの所定の書き込み領域がアクセスさ
れて、プログラムデータの書き込みが可能とな
る。
その後、PROMライタから発生するアドレス
データが順次インクリメントされて最後のアドレ
スデータがカウントされ、EPROMの書き込み初
期アドレスを再度アクセスすべく、前記最後のア
ドレスデータの最上位ビツトが変化した場合、該
最上位ビツトの変化に基づいてリセツト／セツト
回路がセツトされ、該リセツト／セツト回路から
のセツト出力によつてEPROMのアドレスデータ
の最上位ビツトが常に「１」となる。従つて
PROMライタによつて、EPROMの残りの書き
込み領域がアクセスされて、プログラムデータの
書き込みが可能となる。尚、この時、第２のパル
スの発生期間は第１のパルスの発生期間未満とな
つており、リセツトパルス発生回路からリセツト
パルスが発生することはない。
データが順次インクリメントされて最後のアドレ
スデータがカウントされ、EPROMの書き込み初
期アドレスを再度アクセスすべく、前記最後のア
ドレスデータの最上位ビツトが変化した場合、該
最上位ビツトの変化に基づいてリセツト／セツト
回路がセツトされ、該リセツト／セツト回路から
のセツト出力によつてEPROMのアドレスデータ
の最上位ビツトが常に「１」となる。従つて
PROMライタによつて、EPROMの残りの書き
込み領域がアクセスされて、プログラムデータの
書き込みが可能となる。尚、この時、第２のパル
スの発生期間は第１のパルスの発生期間未満とな
つており、リセツトパルス発生回路からリセツト
パルスが発生することはない。
以上より予め定められたEPROMの所定の書き
込み領域がアクセスされた後に、EPROMの残り
の書き込み領域がアクセスされることになり、こ
れよりEPROMの各アドレスに、プログラムデー
タを迅速且つ確実に書き込めることになる。
込み領域がアクセスされた後に、EPROMの残り
の書き込み領域がアクセスされることになり、こ
れよりEPROMの各アドレスに、プログラムデー
タを迅速且つ確実に書き込めることになる。
(ヘ) 実施例
本考案の詳細を図示の実施例により具体的に説
明する。
明する。
第１図は本考案のEPROM書き込み回路を示す
回路図、第２図は第１図のａ，ｂ，ｃ点における
波形を示すタイミングチヤートである。
回路図、第２図は第１図のａ，ｂ，ｃ点における
波形を示すタイミングチヤートである。
第１図について符号及び構成を説明すると、１
は32KビツトのEPROM用のPROMライタであ
る。ここで32Kビツトの該EPROM（図示せず）
の１ワードを８ビツトとすると、該EPROMの各
アドレスをアクセスする為の全アドレス数は4K
となり、即ち「000」〜「FFF」番地を示す12ビ
ツトのアドレスデータA0〜A11（A0が最下位ビツ
ト）が該PROMライタ１から順次インクリメン
トされて発生する。尚、「FFF」番地を示すアド
レスデータA0〜A11の発生後、再度「000」〜
「FFF」番地を示すアドレスデータA0〜A11が該
PROMライタ１から発生する様に、該PROMラ
イタ１は為されているものとする。
は32KビツトのEPROM用のPROMライタであ
る。ここで32Kビツトの該EPROM（図示せず）
の１ワードを８ビツトとすると、該EPROMの各
アドレスをアクセスする為の全アドレス数は4K
となり、即ち「000」〜「FFF」番地を示す12ビ
ツトのアドレスデータA0〜A11（A0が最下位ビツ
ト）が該PROMライタ１から順次インクリメン
トされて発生する。尚、「FFF」番地を示すアド
レスデータA0〜A11の発生後、再度「000」〜
「FFF」番地を示すアドレスデータA0〜A11が該
PROMライタ１から発生する様に、該PROMラ
イタ１は為されているものとする。
２は64KビツトのEPROMである。ここで該
EPROM２の１ワードを８ビツトとすると、該
EPROM２は8Kバイトとなり、該EPROM２の
各アドレスをアクセスする為の全アドレス数は
8Kとなる。即ち該EPROM２の全アドレスをア
クセスするには、「0000」〜「1FFF」番地を示
す13ビツトのアドレスデータA0〜A12が必要であ
る。
EPROM２の１ワードを８ビツトとすると、該
EPROM２は8Kバイトとなり、該EPROM２の
各アドレスをアクセスする為の全アドレス数は
8Kとなる。即ち該EPROM２の全アドレスをア
クセスするには、「0000」〜「1FFF」番地を示
す13ビツトのアドレスデータA0〜A12が必要であ
る。
３はORゲート（第２のパルス発生回路）であ
り、該ORゲート３には、前記PROMライタ１か
らの下位11ビツト分のアドレスデータA0〜A10が
印加され、該ORゲート３によつて、アドレスデ
ータA0〜A10の論理和が演算される。つまり該
ORゲート３からは、前記PROMライタ１から
「000」番地を示すアドレスデータが出力されてい
る期間、「０」の第２のパルスが発生する。４は
第１のパルス発生回路であり、該第１のパルス発
生回路４は、前記ORゲート３からのOR出力を
受け、「000」番地のスタート時から100msecだけ
「１」の第１のパルスを発生する。５はNORゲー
ト（リセツトパルス発生回路）であり、該NOR
ゲート５には、前記ORゲート３のOR出力及び
前記第１のパルス発生回路４からの出力が共に印
加され、第２のパルスの発生期間が第１のパルス
の発生期間よりも長く設定されている時、該
NORゲート５から「１」のリセツトパルスが発
生する。６はＴ型フリツプフロツプ（リセツト／
セツト回路であり、以下Ｔ−FFと称す）であり、
Ｔ（トリガ）端子には、前記PROMライタ１の
A11端子から出力されるアドレスデータの最上位
ビツトA11が印加され、Ｒ（リセツト）端子には、
前記NORゲート５からのリセツトパルスが印加
され、さらにＱ（出力）端子は前記EPROM２の
最上位ビツトA12用のA12端子と接続されている。
即ち該Ｔ−FF６のＱ端子から出力されるリセツ
ト又はセツト出力が、前記EPROM２の各アドレ
スをアクセスする為の１３ビツトのアドレスデー
タA0〜A12中の最上位ビツトA12として使用され
るのである。
り、該ORゲート３には、前記PROMライタ１か
らの下位11ビツト分のアドレスデータA0〜A10が
印加され、該ORゲート３によつて、アドレスデ
ータA0〜A10の論理和が演算される。つまり該
ORゲート３からは、前記PROMライタ１から
「000」番地を示すアドレスデータが出力されてい
る期間、「０」の第２のパルスが発生する。４は
第１のパルス発生回路であり、該第１のパルス発
生回路４は、前記ORゲート３からのOR出力を
受け、「000」番地のスタート時から100msecだけ
「１」の第１のパルスを発生する。５はNORゲー
ト（リセツトパルス発生回路）であり、該NOR
ゲート５には、前記ORゲート３のOR出力及び
前記第１のパルス発生回路４からの出力が共に印
加され、第２のパルスの発生期間が第１のパルス
の発生期間よりも長く設定されている時、該
NORゲート５から「１」のリセツトパルスが発
生する。６はＴ型フリツプフロツプ（リセツト／
セツト回路であり、以下Ｔ−FFと称す）であり、
Ｔ（トリガ）端子には、前記PROMライタ１の
A11端子から出力されるアドレスデータの最上位
ビツトA11が印加され、Ｒ（リセツト）端子には、
前記NORゲート５からのリセツトパルスが印加
され、さらにＱ（出力）端子は前記EPROM２の
最上位ビツトA12用のA12端子と接続されている。
即ち該Ｔ−FF６のＱ端子から出力されるリセツ
ト又はセツト出力が、前記EPROM２の各アドレ
スをアクセスする為の１３ビツトのアドレスデー
タA0〜A12中の最上位ビツトA12として使用され
るのである。
次に第２図において、ADは前記PROMライタ
１から発生するアドレスデータA0〜A11によつて
アクセスされる前記EPROM２のアドレスを示し
ており、最初の「000」番地を示すアドレスデー
タA0〜A11の発生期間は、前記PROMライタ１自
身によつて200msecに制御されている。尚、それ
以降の「001」〜「FFF」「000」〜「FFF」番地
を示すアドレスデータA0〜A11の発生期間は、
EPROM２の書き込み規格の50msecとなる様に、
前記PROMライタ１自身によつて制御されてい
る。またａは、前記ORゲート３から出力される
OR出力である。即ち前記EPROM２の「000」番
地のアクセス期間、前記ORゲート３からは、
「０」の第２のパルスが発生する。またｂは、前
記第１のパルス発生回路４の出力である。即ち前
記EPROM２の「000」番地がアクセスされると、
このアクセスの開始タイミングT0，T0′から
100msecだけ、該第１のパルス発生回路４から
「１」の第１のパルスが発生する。更にｃは、前
記NORゲート５のNOR出力である。即ち
EPROM２における最初の「000」番地のアクセ
ス期間で、ａ，ｂ共に「０」となる後半の
100msec期間だけ、該NORゲート５から「１」
のリセツトパルスが発生する。尚、第１のパルス
及びリセツトパルスの発生期間を100msecとした
理由は、EPROM２における各アドレスの実際の
書き込み期間である50msecがジツターによつて
ズレた時のマージンを±25msecに設定したため
である。更にEPROM２における最初の200msec
の「000」番地のアクセス期間においては、最後
の50msecでプログラムデータが該EPROM２の
「000」番地に書き込まれるものとする。
１から発生するアドレスデータA0〜A11によつて
アクセスされる前記EPROM２のアドレスを示し
ており、最初の「000」番地を示すアドレスデー
タA0〜A11の発生期間は、前記PROMライタ１自
身によつて200msecに制御されている。尚、それ
以降の「001」〜「FFF」「000」〜「FFF」番地
を示すアドレスデータA0〜A11の発生期間は、
EPROM２の書き込み規格の50msecとなる様に、
前記PROMライタ１自身によつて制御されてい
る。またａは、前記ORゲート３から出力される
OR出力である。即ち前記EPROM２の「000」番
地のアクセス期間、前記ORゲート３からは、
「０」の第２のパルスが発生する。またｂは、前
記第１のパルス発生回路４の出力である。即ち前
記EPROM２の「000」番地がアクセスされると、
このアクセスの開始タイミングT0，T0′から
100msecだけ、該第１のパルス発生回路４から
「１」の第１のパルスが発生する。更にｃは、前
記NORゲート５のNOR出力である。即ち
EPROM２における最初の「000」番地のアクセ
ス期間で、ａ，ｂ共に「０」となる後半の
100msec期間だけ、該NORゲート５から「１」
のリセツトパルスが発生する。尚、第１のパルス
及びリセツトパルスの発生期間を100msecとした
理由は、EPROM２における各アドレスの実際の
書き込み期間である50msecがジツターによつて
ズレた時のマージンを±25msecに設定したため
である。更にEPROM２における最初の200msec
の「000」番地のアクセス期間においては、最後
の50msecでプログラムデータが該EPROM２の
「000」番地に書き込まれるものとする。
以下に、第２図の波形に基づき、第１図の動作
を説明する。
を説明する。
まずPROMライタ１がEPROM２の各アドレ
スのアクセスを開始し、最初に「000」番地を示
すアドレスデータA0〜A11が、該PROMライタ１
によるEPROM２のアドレスのアクセス開始タイ
ミングT0から200msecだけ、該PROMライタ１
から発生すると、EPROM２の該「000」番地の
アクセス期間である200msecだけ、ORゲート３
から「０」の第２のパルスが発生する。そして
EPROM２の「000」番地のアクセス開始タイミ
ングT0におけるORゲート３出力ａの立下りが第
１のパルス発生回路４に印加されると、該「000」
番地のスタート時から100msecだけ、第１のパル
ス発生回路４から「１」の第１のパルスが発生す
ることになる。従つて該「000」番地のアクセス
期間において、後半の100msec期間は、ORゲー
ト３出力ａ及び第１のパルス発生回路４の出力ｂ
共に「０」となり、この後半の100msec期間にお
いて、NORゲート５から「１」のリセツトパル
スが発生することになる。この「１」のリセツト
パルスはＴ−FF６のＲ端子に印加され、該Ｔ−
FF６はリセツトされることになる。ゆえに
EPROM２の各アドレスをアクセスする為の13ビ
ツトのアドレスデータの最上位ビツトA12は、Ｔ
−FF６のＱ出力によつて「０」とされる。尚、
Ｔ−FF６のＴ端子はドータA11の立下りでトリガ
される。つまりアドレスデータA0〜A11によつて
示される番地が「000」〜「FFF」まで進み、更
に「FFF」から次の「000」に変わるまでデータ
A11は「１」から「０」に立下らず、即ち次の
「000」番地のアクセス開始タイミングT0′まで、
Ｔ−FF６はトリガされることなくEPROM２の
最上位ビツトA12は「０」に保持されることにな
る。
スのアクセスを開始し、最初に「000」番地を示
すアドレスデータA0〜A11が、該PROMライタ１
によるEPROM２のアドレスのアクセス開始タイ
ミングT0から200msecだけ、該PROMライタ１
から発生すると、EPROM２の該「000」番地の
アクセス期間である200msecだけ、ORゲート３
から「０」の第２のパルスが発生する。そして
EPROM２の「000」番地のアクセス開始タイミ
ングT0におけるORゲート３出力ａの立下りが第
１のパルス発生回路４に印加されると、該「000」
番地のスタート時から100msecだけ、第１のパル
ス発生回路４から「１」の第１のパルスが発生す
ることになる。従つて該「000」番地のアクセス
期間において、後半の100msec期間は、ORゲー
ト３出力ａ及び第１のパルス発生回路４の出力ｂ
共に「０」となり、この後半の100msec期間にお
いて、NORゲート５から「１」のリセツトパル
スが発生することになる。この「１」のリセツト
パルスはＴ−FF６のＲ端子に印加され、該Ｔ−
FF６はリセツトされることになる。ゆえに
EPROM２の各アドレスをアクセスする為の13ビ
ツトのアドレスデータの最上位ビツトA12は、Ｔ
−FF６のＱ出力によつて「０」とされる。尚、
Ｔ−FF６のＴ端子はドータA11の立下りでトリガ
される。つまりアドレスデータA0〜A11によつて
示される番地が「000」〜「FFF」まで進み、更
に「FFF」から次の「000」に変わるまでデータ
A11は「１」から「０」に立下らず、即ち次の
「000」番地のアクセス開始タイミングT0′まで、
Ｔ−FF６はトリガされることなくEPROM２の
最上位ビツトA12は「０」に保持されることにな
る。
これよりEPROM２のアドレスのアクセスの開
始タイミングT0〜T0′まで、EPROM２の最上位
ビツトA12は常に「０」となり、即ちPROMライ
タ１によつてEPROM２の「0000」〜「0FFF」
番地が順次アクセスされることになる。ここで
PROMライタ１内部には、EPROM２の「0000」
〜「1FFF」番地に対応する番地を有するプログ
ラムメモリ（図示せず）が内蔵されており、従つ
て該プログラムメモリの「0000」〜「0FFF」番
地に記憶されているプログラムデータが、夫々
EPROM２の「0000」〜「0FFF」番地に書き込
まれることになる。
始タイミングT0〜T0′まで、EPROM２の最上位
ビツトA12は常に「０」となり、即ちPROMライ
タ１によつてEPROM２の「0000」〜「0FFF」
番地が順次アクセスされることになる。ここで
PROMライタ１内部には、EPROM２の「0000」
〜「1FFF」番地に対応する番地を有するプログ
ラムメモリ（図示せず）が内蔵されており、従つ
て該プログラムメモリの「0000」〜「0FFF」番
地に記憶されているプログラムデータが、夫々
EPROM２の「0000」〜「0FFF」番地に書き込
まれることになる。
この後、PROMライタ１から発生するアドレ
スデータA0〜A11によつて示される番地が、タイ
ミングT0′において、「FFF」から「000」番地に
変化すると、該PROMライタ１から発生する最
上位ビツトA11が「１」から「０」に立下り、こ
れよりＴ−FF６がセツトされ、該Ｔ−FF６のＱ
出力によつて、EPROM２の各アドレスをアクセ
スする為の最上位ビツトA12が「１」となる。ま
たこの時、タイミングT0′における「000」番地
のアクセス期間は50msecであるから、NORゲー
ト５から「１」のリセツトパルスが発生すること
はない。
スデータA0〜A11によつて示される番地が、タイ
ミングT0′において、「FFF」から「000」番地に
変化すると、該PROMライタ１から発生する最
上位ビツトA11が「１」から「０」に立下り、こ
れよりＴ−FF６がセツトされ、該Ｔ−FF６のＱ
出力によつて、EPROM２の各アドレスをアクセ
スする為の最上位ビツトA12が「１」となる。ま
たこの時、タイミングT0′における「000」番地
のアクセス期間は50msecであるから、NORゲー
ト５から「１」のリセツトパルスが発生すること
はない。
これよりタイミングT0′以降において、「000」
〜「FFF」番地を示すアドレスデータA0〜A11が
PROMライタ１から順次発生する期間、
EPROM２の最上位ビツトA12は常に「１」とな
り、即ちEPOMライタ１によつてEPROM２の
「1000」〜「1FFF」番地が順次アクセスされる
ことになる。従つてPROMライタ１内部のプロ
グラムメモリの「1000」〜「1FFF」番地に記憶
されているプログラムデータが、夫々EPROM２
の「1000」〜「1FFF」番地に書き込まれること
になる。
〜「FFF」番地を示すアドレスデータA0〜A11が
PROMライタ１から順次発生する期間、
EPROM２の最上位ビツトA12は常に「１」とな
り、即ちEPOMライタ１によつてEPROM２の
「1000」〜「1FFF」番地が順次アクセスされる
ことになる。従つてPROMライタ１内部のプロ
グラムメモリの「1000」〜「1FFF」番地に記憶
されているプログラムデータが、夫々EPROM２
の「1000」〜「1FFF」番地に書き込まれること
になる。
以上より、本考案を具体化した本実施例によれ
ば、32KビツトのEPROM用のPROMライタ１を
用いて64KビツトのEPROM２の各アドレスにプ
ログラムデータの書き込みを行なうと、該
EPROM２のアドレスが「0000」〜「0FFF」、
「1000」〜「1FFF」の順に自動的にアクセスさ
れることになり、これより該EPROM２へのプロ
グラムデータの書き込み時間が短縮され、更に書
き込むべきでないEPROM２の書き込み領域に所
定のプログラムデータを書き込んでしまつたりす
る書き込みミスも防ぐことが可能となる。
ば、32KビツトのEPROM用のPROMライタ１を
用いて64KビツトのEPROM２の各アドレスにプ
ログラムデータの書き込みを行なうと、該
EPROM２のアドレスが「0000」〜「0FFF」、
「1000」〜「1FFF」の順に自動的にアクセスさ
れることになり、これより該EPROM２へのプロ
グラムデータの書き込み時間が短縮され、更に書
き込むべきでないEPROM２の書き込み領域に所
定のプログラムデータを書き込んでしまつたりす
る書き込みミスも防ぐことが可能となる。
(ト) 考案の効果
本考案によれば、EPROMの全記憶容量よりも
少ない記憶容量に対してプログラムデータの書き
込みが可能なPROMライタを用いて、該
EPROMにプログラムデータの書き込みを行なう
場合、該EPROMの所定の書き込み領域が予め定
められた順に自動的且つ確実にアクセスされるこ
とになり、これより該EPROMへのプログラムデ
ータの書き込み時間が短縮され、更に書き込むべ
きEPROMの書き込み領域に誤つたプログラムデ
ータを書き込んでしまつたりする書き込みミスも
確実に防ぐことが可能となる等の利点が得られ
る。
少ない記憶容量に対してプログラムデータの書き
込みが可能なPROMライタを用いて、該
EPROMにプログラムデータの書き込みを行なう
場合、該EPROMの所定の書き込み領域が予め定
められた順に自動的且つ確実にアクセスされるこ
とになり、これより該EPROMへのプログラムデ
ータの書き込み時間が短縮され、更に書き込むべ
きEPROMの書き込み領域に誤つたプログラムデ
ータを書き込んでしまつたりする書き込みミスも
確実に防ぐことが可能となる等の利点が得られ
る。
第１図は本考案のEPROM書き込み回路を示す
回路図、第２図は第１図の各部波形を示すタイミ
ングチヤートである。 １……PROMライタ、２……EPROM、３…
…ORゲート、４……第１のパルス発生回路、５
……NORゲート、６……Ｔ−FF。
回路図、第２図は第１図の各部波形を示すタイミ
ングチヤートである。 １……PROMライタ、２……EPROM、３…
…ORゲート、４……第１のパルス発生回路、５
……NORゲート、６……Ｔ−FF。
Claims (1)
- 【実用新案登録請求の範囲】 所定ビツトの記憶容量を有し、プログラムデー
タの書き込み／読み出しが可能なEPROMと、該
EPROMの所定アドレスをアクセスする為のアド
レスデータを順次発生し、該EPROMにおける全
記憶容量よりも少ない記憶容量に対して、プログ
ラムデータを書き込み可能なPROMライタとを
備えたEPROM書き込み回路において、 前記PROMライタから前記EPROMに印加さ
れる書き込み初期アドレスに基づいて、所定時間
だけ第１のパルスを発生する第１のパルス発生回
路と、 前記書き込み初期アドレスに基づき、該書き込
み初期アドレスの発生期間だけ第２のパルスを発
生する第２のパルス発生回路と、 前記第１のパルスの発生期間が前記第２のパル
スの発生期間未満の時、リセツトパルスを発生す
るリセツトパルス発生回路と、 前記リセツトパルス発生回路から発生するリセ
ツトパルスでリセツトされた後、前記PROMラ
イタから発生する最後のアドレスデータの最上位
ビツトの変化によつてセツトされ、リセツト又は
セツト出力を前記EPROMのアドレスの最上位ビ
ツトとすることによつて、前記EPROMの書き込
み領域を切換えさせるリセツト／セツト回路とを
備え、 前記書き込み初期アドレスにおける前記第２の
パルスの発生期間を前記第１のパルスの発生期間
より長く設定することによつて、前記リセツト／
セツト回路のリセツト出力で、前記EPROMの所
定の書き込み領域における記憶容量にプログラム
データを書き込み可能とし、その後、前記書き込
み初期アドレスにおける前記第２のパルスの発生
期間を前記第１のパルスの発生期間以下に設定す
ることによつて、前記リセツト／セツト回路のセ
ツト出力で、前記EPROMの残りの書き込み領域
における記憶容量にプログラムデータを書き込み
可能としたことを特徴とするEPROM書き込み回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16360988U JPH0538480Y2 (ja) | 1988-12-16 | 1988-12-16 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16360988U JPH0538480Y2 (ja) | 1988-12-16 | 1988-12-16 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0284200U JPH0284200U (ja) | 1990-06-29 |
| JPH0538480Y2 true JPH0538480Y2 (ja) | 1993-09-29 |
Family
ID=31448483
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16360988U Expired - Lifetime JPH0538480Y2 (ja) | 1988-12-16 | 1988-12-16 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0538480Y2 (ja) |
-
1988
- 1988-12-16 JP JP16360988U patent/JPH0538480Y2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0284200U (ja) | 1990-06-29 |
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