JPH07106955A - ３進カウンタ - Google Patents
３進カウンタInfo
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- JPH07106955A JPH07106955A JP24931693A JP24931693A JPH07106955A JP H07106955 A JPH07106955 A JP H07106955A JP 24931693 A JP24931693 A JP 24931693A JP 24931693 A JP24931693 A JP 24931693A JP H07106955 A JPH07106955 A JP H07106955A
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- flop
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- flip
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- 102000008816 Trefoil Factor-2 Human genes 0.000 abstract description 13
- 108010088411 Trefoil Factor-2 Proteins 0.000 abstract description 13
- 102000008817 Trefoil Factor-1 Human genes 0.000 abstract description 12
- 108010088412 Trefoil Factor-1 Proteins 0.000 abstract description 12
- 102100038023 DNA fragmentation factor subunit beta Human genes 0.000 abstract description 9
- 101100277639 Homo sapiens DFFB gene Proteins 0.000 abstract description 9
- 102100038026 DNA fragmentation factor subunit alpha Human genes 0.000 abstract description 7
- 101000950906 Homo sapiens DNA fragmentation factor subunit alpha Proteins 0.000 abstract description 7
- 238000009295 crossflow filtration Methods 0.000 abstract 3
- 238000010586 diagram Methods 0.000 description 2
- 230000007257 malfunction Effects 0.000 description 2
Landscapes
- Logic Circuits (AREA)
Abstract
(57)【要約】
【目的】 ３進カウンタの動作信頼性を向上させること
にある。 【構成】 ３進カウンタは、２つのトリガ型フリップフ
ロップＴＦＦ１、ＴＦＦ２、２つのディレイ型フリップ
フロップＤＦＦ１、ＤＦＦ２、及び、ＮＯＲゲート１５
で構成する。入力クロックＣＫは、ＴＦＦ１、２で順に
３進的にカウントされ、ＮＯＲゲート１５の論理出力に
よって、ＴＦＦ１、２のリセット信号を生成する。ＴＦ
Ｆ１、２の出力Ｑ1 ，Ｑ2 は、入力クロックＣＫに同期
してＤＦＦ１、２に取り込まれ、ＤＦＦ１、２のデータ
入力Ｄに一旦与えられる。このためＤＦＦ１，２から
は、ＴＦＦ１、２の出力Ｑ1 ，Ｑ2 が、１パルス分遅れ
て出力される。これにより、ＮＯＲゲートで、リセット
信号が遅れて生成されたとしても、次の入力クロックＣ
Ｋが到来するまでに生成されれば、正確に３進カウンタ
として動作する。
にある。 【構成】 ３進カウンタは、２つのトリガ型フリップフ
ロップＴＦＦ１、ＴＦＦ２、２つのディレイ型フリップ
フロップＤＦＦ１、ＤＦＦ２、及び、ＮＯＲゲート１５
で構成する。入力クロックＣＫは、ＴＦＦ１、２で順に
３進的にカウントされ、ＮＯＲゲート１５の論理出力に
よって、ＴＦＦ１、２のリセット信号を生成する。ＴＦ
Ｆ１、２の出力Ｑ1 ，Ｑ2 は、入力クロックＣＫに同期
してＤＦＦ１、２に取り込まれ、ＤＦＦ１、２のデータ
入力Ｄに一旦与えられる。このためＤＦＦ１，２から
は、ＴＦＦ１、２の出力Ｑ1 ，Ｑ2 が、１パルス分遅れ
て出力される。これにより、ＮＯＲゲートで、リセット
信号が遅れて生成されたとしても、次の入力クロックＣ
Ｋが到来するまでに生成されれば、正確に３進カウンタ
として動作する。
Description
【０００１】
【産業上の利用分野】本発明は、主としてディジタル通
信システムに適用されるものであり、特に、到来するパ
ルス信号を数計する３進カウンタに関するものである。
信システムに適用されるものであり、特に、到来するパ
ルス信号を数計する３進カウンタに関するものである。
【０００２】
【従来の技術】従来から図３に示すような３進カウンタ
が知られている。従来の３進カウンタは、入力クロック
ＣＫを初段のトリガ型のフリップフロップ１１のデータ
入力Ｄに与え、この反転出力バーＱを次段のトリガ型の
フリップフロップ１２のデータ入力Ｄに与えている。ま
た、各フリップフロップ１１、１２の反転出力バーＱを
ＮＯＲゲート１３にそれぞれ与え、この論理出力を、こ
れら２つのフリップフロップ１１、１２のリセット信号
としている。
が知られている。従来の３進カウンタは、入力クロック
ＣＫを初段のトリガ型のフリップフロップ１１のデータ
入力Ｄに与え、この反転出力バーＱを次段のトリガ型の
フリップフロップ１２のデータ入力Ｄに与えている。ま
た、各フリップフロップ１１、１２の反転出力バーＱを
ＮＯＲゲート１３にそれぞれ与え、この論理出力を、こ
れら２つのフリップフロップ１１、１２のリセット信号
としている。
【０００３】このように回路を構成することで、入力さ
れる入力クロックＣＫの波形の数をカウントし、そのカ
ウント値を、２値レベルの信号として各出力端子Ｑ11，
Ｑ12に出力する。この場合、（Ｑ11，Ｑ12）には、
（０，０），（１，０），（０，１），（１，１）と順
に出力されるが、（１，１）になった瞬間に、ＮＯＲゲ
ート１３の出力が“１”となるので、直ちに、フリップ
フロップ１１、１２はリセットされることになる。従っ
て、（Ｑ11，Ｑ12）には、（０，０），（１，０），
（０，１），（０，０），…が順に出力され、３進カウ
ンタとして機能するものである。
れる入力クロックＣＫの波形の数をカウントし、そのカ
ウント値を、２値レベルの信号として各出力端子Ｑ11，
Ｑ12に出力する。この場合、（Ｑ11，Ｑ12）には、
（０，０），（１，０），（０，１），（１，１）と順
に出力されるが、（１，１）になった瞬間に、ＮＯＲゲ
ート１３の出力が“１”となるので、直ちに、フリップ
フロップ１１、１２はリセットされることになる。従っ
て、（Ｑ11，Ｑ12）には、（０，０），（１，０），
（０，１），（０，０），…が順に出力され、３進カウ
ンタとして機能するものである。
【０００４】
【発明が解決しようとする課題】このように従来の３進
カウンタでは、ＮＯＲゲート１３の出力を、２つのフリ
ップフロップ１１、１２のリセット信号として利用して
おり、このリセット信号は、入力クロックＣＫと非同期
となっている。このため、ＮＯＲゲート１３内での信号
遅延が大きい場合には、適切なタイミングでリセットが
かからず、誤動作を引き起こしたり、４進カウンタとし
て機能してしまうなどの問題点があった。
カウンタでは、ＮＯＲゲート１３の出力を、２つのフリ
ップフロップ１１、１２のリセット信号として利用して
おり、このリセット信号は、入力クロックＣＫと非同期
となっている。このため、ＮＯＲゲート１３内での信号
遅延が大きい場合には、適切なタイミングでリセットが
かからず、誤動作を引き起こしたり、４進カウンタとし
て機能してしまうなどの問題点があった。
【０００５】本発明はこのような課題を解決すべくなさ
れたものであり、その目的は、このような誤動作を防止
し、３進カウンタの動作信頼性を向上させることにあ
る。
れたものであり、その目的は、このような誤動作を防止
し、３進カウンタの動作信頼性を向上させることにあ
る。
【０００６】
【課題を解決するための手段】本発明にかかる３進カウ
ンタは、パルス信号が与えれる第１のトリガ型フリップ
フロップ、及び、この第１のトリガ型フリップフロップ
の反転出力が与えられる第２のトリガ型フリップフロッ
プを備え、この２つのトリガ型フリップフロップをリセ
ットさせるリセット信号を発生する回路として、第１の
トリガ型フリップフロップの反転出力と第２のトリガ型
フリップフロップの反転出力との論理和をとる論理和回
路を備える。また、第１のトリガ型フリップフロップの
非反転出力をパルス信号に同期して取り込み、この出力
を第１の出力端子に与える第１のディレイ型フリップフ
ロップと、第２のトリガ型フリップフロップの非反転出
力をパルス信号に同期して取り込み、この出力を前記第
２の出力端子に与える第２のディレイ型フリップフロッ
プとを備えて構成する。
ンタは、パルス信号が与えれる第１のトリガ型フリップ
フロップ、及び、この第１のトリガ型フリップフロップ
の反転出力が与えられる第２のトリガ型フリップフロッ
プを備え、この２つのトリガ型フリップフロップをリセ
ットさせるリセット信号を発生する回路として、第１の
トリガ型フリップフロップの反転出力と第２のトリガ型
フリップフロップの反転出力との論理和をとる論理和回
路を備える。また、第１のトリガ型フリップフロップの
非反転出力をパルス信号に同期して取り込み、この出力
を第１の出力端子に与える第１のディレイ型フリップフ
ロップと、第２のトリガ型フリップフロップの非反転出
力をパルス信号に同期して取り込み、この出力を前記第
２の出力端子に与える第２のディレイ型フリップフロッ
プとを備えて構成する。
【０００７】
【作用】第１及び第２のトリガ型フリップフロップの出
力は、一旦、第１及び第２のディレイ型フリップフロッ
プにそれぞれ与えられ、この出力は、次のパルス信号が
これらのディレイ型フリップフロップに入力された際
に、各出力端子に与えられる。
力は、一旦、第１及び第２のディレイ型フリップフロッ
プにそれぞれ与えられ、この出力は、次のパルス信号が
これらのディレイ型フリップフロップに入力された際
に、各出力端子に与えられる。
【０００８】したがって、第１及び第２のトリガ型フリ
ップフロップの出力が、パルス信号の１パルス分遅れ
て、順に、第１及び第２のディレイ型フリップフロップ
に取り込まれ、各出力端子に与えられることとなる。ま
た、この際、各ディレイ型フリップフロップは、とも
に、データ入力端子に与えられるパルス信号によって駆
動されるため、いずれも同期的に駆動される。
ップフロップの出力が、パルス信号の１パルス分遅れ
て、順に、第１及び第２のディレイ型フリップフロップ
に取り込まれ、各出力端子に与えられることとなる。ま
た、この際、各ディレイ型フリップフロップは、とも
に、データ入力端子に与えられるパルス信号によって駆
動されるため、いずれも同期的に駆動される。
【０００９】
【実施例】以下、本発明の実施例を添付図面に基づいて
説明する。
説明する。
【００１０】図１に本実施例にかかる３進カウンタの回
路構成を示す。この回路は、２つのトリガ型フリップフ
ロップ（以下、ＴＦＦと記す）、２つのディレイ型フリ
ップフロップ（以下、ＤＦＦと記す）及び１つのＮＯＲ
ゲート１５で構成し、計数すべきパルス信号としての入
力クロックＣＫが与えられる入力端子１０、及び、計数
値を出力する一対の出力端子２１，２２を備えている。
路構成を示す。この回路は、２つのトリガ型フリップフ
ロップ（以下、ＴＦＦと記す）、２つのディレイ型フリ
ップフロップ（以下、ＤＦＦと記す）及び１つのＮＯＲ
ゲート１５で構成し、計数すべきパルス信号としての入
力クロックＣＫが与えられる入力端子１０、及び、計数
値を出力する一対の出力端子２１，２２を備えている。
【００１１】なお、ＴＦＦは、データ入力端子Ｄに入力
クロックＣＫが１発入力される毎に、各出力端子Ｑ及び
バーＱの状態を反転させ、リセット入力端子Ｒにリセッ
ト信号が入力されると、各出力端子Ｑ及びバーＱの出力
が初期状態にリセットされる回路である。また、ＤＦＦ
は、クロック入力端子Ｃに入力クロックＣＫが与えられ
て始めて、データ入力端子Ｄに与えられた信号を取り込
み出力Ｑを反転させ、リセット入力端子Ｒにリセット信
号が入力されると、出力Ｑが初期状態にリセットされる
回路である。
クロックＣＫが１発入力される毎に、各出力端子Ｑ及び
バーＱの状態を反転させ、リセット入力端子Ｒにリセッ
ト信号が入力されると、各出力端子Ｑ及びバーＱの出力
が初期状態にリセットされる回路である。また、ＤＦＦ
は、クロック入力端子Ｃに入力クロックＣＫが与えられ
て始めて、データ入力端子Ｄに与えられた信号を取り込
み出力Ｑを反転させ、リセット入力端子Ｒにリセット信
号が入力されると、出力Ｑが初期状態にリセットされる
回路である。
【００１２】ここで、各ＦＦ等の接続関係について説明
する。ＴＦＦ１のデータ入力端子Ｄは、数計すべき入力
クロックＣＫが与えられる入力端子１０に接続されてお
り、その反転出力端子バーＱは、ＴＦＦ２のデータ入力
端子Ｄに接続されている。このＴＦＦ２の反転出力端子
バーＱと、その前段のＴＦＦ１の反転出力端子バーＱと
は、ＮＯＲゲートの２入力となっており、その論理出力
は、ＴＦＦ１及びＴＦＦ２をリセットさせるリセット信
号として、ＴＦＦ１及びＴＦＦ２のリセット入力端子Ｒ
に与えられる。
する。ＴＦＦ１のデータ入力端子Ｄは、数計すべき入力
クロックＣＫが与えられる入力端子１０に接続されてお
り、その反転出力端子バーＱは、ＴＦＦ２のデータ入力
端子Ｄに接続されている。このＴＦＦ２の反転出力端子
バーＱと、その前段のＴＦＦ１の反転出力端子バーＱと
は、ＮＯＲゲートの２入力となっており、その論理出力
は、ＴＦＦ１及びＴＦＦ２をリセットさせるリセット信
号として、ＴＦＦ１及びＴＦＦ２のリセット入力端子Ｒ
に与えられる。
【００１３】また、ＴＦＦ１の非反転出力端子Ｑは、Ｄ
ＦＦ１のデータ入力端子Ｄに接続されており、このＤＦ
Ｆ１の非反転出力端子Ｑは、前述した３進カウンタの一
方の出力端子２１に接続されている。さらに、ＴＦＦ２
の非反転出力端子Ｑは、ＤＦＦ２のデータ入力端子Ｄに
接続されており、このＤＦＦ２の非反転出力端子Ｑは、
３進カウンタのもう一方の出力端子２２に接続されてい
る。
ＦＦ１のデータ入力端子Ｄに接続されており、このＤＦ
Ｆ１の非反転出力端子Ｑは、前述した３進カウンタの一
方の出力端子２１に接続されている。さらに、ＴＦＦ２
の非反転出力端子Ｑは、ＤＦＦ２のデータ入力端子Ｄに
接続されており、このＤＦＦ２の非反転出力端子Ｑは、
３進カウンタのもう一方の出力端子２２に接続されてい
る。
【００１４】これらＤＦＦ１，２のクロック入力端子Ｃ
は、いずれも入力端子１０と共通に接続されており、こ
のため、これらＤＦＦ１，２は、計数すべき入力クロッ
クＣＫに同期して駆動される。
は、いずれも入力端子１０と共通に接続されており、こ
のため、これらＤＦＦ１，２は、計数すべき入力クロッ
クＣＫに同期して駆動される。
【００１５】ここで、このように構成する３進カウンタ
の計数動作を、図２を参照して説明する。図２は、与え
られる入力クロック数に対する、各出力Ｑ1 〜Ｑ4 の出
力値を示している。なお、Ｑ1 はＴＦＦ１の非反転出力
端子Ｑの出力を示し、Ｑ2 はＴＦＦ２の非反転出力端子
Ｑの出力を示す。また、Ｑ3 はＤＦＦ１の非反転出力端
子Ｑの出力を示し、Ｑ4 はＤＦＦ２の非反転出力端子Ｑ
の出力を示す。
の計数動作を、図２を参照して説明する。図２は、与え
られる入力クロック数に対する、各出力Ｑ1 〜Ｑ4 の出
力値を示している。なお、Ｑ1 はＴＦＦ１の非反転出力
端子Ｑの出力を示し、Ｑ2 はＴＦＦ２の非反転出力端子
Ｑの出力を示す。また、Ｑ3 はＤＦＦ１の非反転出力端
子Ｑの出力を示し、Ｑ4 はＤＦＦ２の非反転出力端子Ｑ
の出力を示す。
【００１６】出力Ｑ1 ，Ｑ2 の初期状態は、ともに
“０”とする。まず、入力端子１０に１発目の入力クロ
ックＣＫが到来した場合、ＴＦＦ１の出力Ｑ1 は“１”
となり、その反転出力は“０”となる。このため、この
“０”が与えられるＴＦＦ２の出力Ｑ2 は“０”の状態
を維持する。このとき、ＤＦＦ１及びＤＦＦ２は、この
１発目の入力クロックＣＫがこのクロック入力Ｃに到来
した時点で各データ入力Ｄに与えられている出力、すな
わち、出力Ｑ1 ，Ｑ2 の初期状態（Ｑ1 ，Ｑ2 ）＝
（０，０）を取り込み、この値を出力Ｑ3 ，Ｑ4 として
出力端子２１、２２に与える。この直後に、（Ｑ1 ，Ｑ
2 ）＝（１，０）となり、この出力がＤＦＦ１及びＤＦ
Ｆ２のデータ入力端子に与えられるが、次の入力クロッ
クが与えられるまで、このデータを取り込むことはな
い。
“０”とする。まず、入力端子１０に１発目の入力クロ
ックＣＫが到来した場合、ＴＦＦ１の出力Ｑ1 は“１”
となり、その反転出力は“０”となる。このため、この
“０”が与えられるＴＦＦ２の出力Ｑ2 は“０”の状態
を維持する。このとき、ＤＦＦ１及びＤＦＦ２は、この
１発目の入力クロックＣＫがこのクロック入力Ｃに到来
した時点で各データ入力Ｄに与えられている出力、すな
わち、出力Ｑ1 ，Ｑ2 の初期状態（Ｑ1 ，Ｑ2 ）＝
（０，０）を取り込み、この値を出力Ｑ3 ，Ｑ4 として
出力端子２１、２２に与える。この直後に、（Ｑ1 ，Ｑ
2 ）＝（１，０）となり、この出力がＤＦＦ１及びＤＦ
Ｆ２のデータ入力端子に与えられるが、次の入力クロッ
クが与えられるまで、このデータを取り込むことはな
い。
【００１７】次に、入力端子１０に２発目の入力クロッ
クＣＫが到来した場合、ＤＦＦ１及びＤＦＦ２は、この
時点で各データ入力端子Ｄに与えられているデータ、す
なわち、（Ｑ1 ，Ｑ2 ）＝（１，０）を取り込み、この
値が出力Ｑ3 ，Ｑ4 として出力端子２１、２２に出力さ
れる。この後、出力Ｑ1 ，Ｑ2 の値が変化した場合に
も、ＤＦＦ１及びＤＦＦ２に、次の入力クロックが与え
られるまで、新たなデータを取り込むことはない。ま
た、この２発目の入力クロックＣＫを受け、ＴＦＦ１の
出力Ｑ1 は“０”に反転し、その反転出力“１”がＴＦ
Ｆ２に与えられる。従って、ＴＦＦ２の出力Ｑ2 は
“１”となる。
クＣＫが到来した場合、ＤＦＦ１及びＤＦＦ２は、この
時点で各データ入力端子Ｄに与えられているデータ、す
なわち、（Ｑ1 ，Ｑ2 ）＝（１，０）を取り込み、この
値が出力Ｑ3 ，Ｑ4 として出力端子２１、２２に出力さ
れる。この後、出力Ｑ1 ，Ｑ2 の値が変化した場合に
も、ＤＦＦ１及びＤＦＦ２に、次の入力クロックが与え
られるまで、新たなデータを取り込むことはない。ま
た、この２発目の入力クロックＣＫを受け、ＴＦＦ１の
出力Ｑ1 は“０”に反転し、その反転出力“１”がＴＦ
Ｆ２に与えられる。従って、ＴＦＦ２の出力Ｑ2 は
“１”となる。
【００１８】次に、入力端子１０に３発目の入力クロッ
クＣＫが到来した場合、ＤＦＦ１及びＤＦＦ２は、この
時点で各データ入力端子Ｄに与えられているデータ、す
なわち、（Ｑ1 ，Ｑ2 ）＝（０，１）を取り込み、この
値を出力Ｑ3 ，Ｑ4 として出力端子２１、２２にそれぞ
れ出力する。この後、出力Ｑ1 ，Ｑ2 の値が変化した場
合にも、ＤＦＦ１及びＤＦＦ２は、次の入力クロックＣ
Ｋが与えられるまで、新たなデータを取り込むことはな
い。また、同時に、この３発目の入力クロックＣＫを受
け、ＴＦＦ１の出力Ｑ1 は“１”に反転し、その反転出
力は“０”となる。この反転出力“０”は、ＴＦＦ２に
与えられるが、その出力Ｑ2 は“１”を維持することと
なる。この時、ＴＦＦ１及びＴＦＦ２の反転出力は、と
もに“０”となり、このとき初めて、ＮＯＲゲート１５
の出力が“１”となる。これにより前述したリセット信
号が生成され、ＴＦＦ１及びＴＦＦ２は、直ちにリセッ
トされ、（Ｑ1 ，Ｑ2 ）＝（０，０）となる。
クＣＫが到来した場合、ＤＦＦ１及びＤＦＦ２は、この
時点で各データ入力端子Ｄに与えられているデータ、す
なわち、（Ｑ1 ，Ｑ2 ）＝（０，１）を取り込み、この
値を出力Ｑ3 ，Ｑ4 として出力端子２１、２２にそれぞ
れ出力する。この後、出力Ｑ1 ，Ｑ2 の値が変化した場
合にも、ＤＦＦ１及びＤＦＦ２は、次の入力クロックＣ
Ｋが与えられるまで、新たなデータを取り込むことはな
い。また、同時に、この３発目の入力クロックＣＫを受
け、ＴＦＦ１の出力Ｑ1 は“１”に反転し、その反転出
力は“０”となる。この反転出力“０”は、ＴＦＦ２に
与えられるが、その出力Ｑ2 は“１”を維持することと
なる。この時、ＴＦＦ１及びＴＦＦ２の反転出力は、と
もに“０”となり、このとき初めて、ＮＯＲゲート１５
の出力が“１”となる。これにより前述したリセット信
号が生成され、ＴＦＦ１及びＴＦＦ２は、直ちにリセッ
トされ、（Ｑ1 ，Ｑ2 ）＝（０，０）となる。
【００１９】次に、入力端子１０に４発目の入力クロッ
クＣＫが到来した場合、ＤＦＦ１及びＤＦＦ２は、この
時点で各データ入力端子Ｄに与えられているデータ、す
なわち、（Ｑ1 ，Ｑ2 ）＝（０，０）を取り込み、この
値を出力Ｑ3 ，Ｑ4 として出力端子２１、２２にそれぞ
れ出力する。すなわち、初期状態に戻ることになるが、
１発目の入力クロックＣＫから数えて３発目で、各出力
Ｑ3 ，Ｑ4 が初期状態に戻ることになる。以下、入力ク
ロックＣＫが１発到来する毎に、この動作を順に繰り返
すことになり、結果的に３進カウンタとして機能するこ
とになる。
クＣＫが到来した場合、ＤＦＦ１及びＤＦＦ２は、この
時点で各データ入力端子Ｄに与えられているデータ、す
なわち、（Ｑ1 ，Ｑ2 ）＝（０，０）を取り込み、この
値を出力Ｑ3 ，Ｑ4 として出力端子２１、２２にそれぞ
れ出力する。すなわち、初期状態に戻ることになるが、
１発目の入力クロックＣＫから数えて３発目で、各出力
Ｑ3 ，Ｑ4 が初期状態に戻ることになる。以下、入力ク
ロックＣＫが１発到来する毎に、この動作を順に繰り返
すことになり、結果的に３進カウンタとして機能するこ
とになる。
【００２０】一方、ＴＦＦ１は、この４発目の入力クロ
ックＣＫを受け、その出力Ｑ1 が“１”に反転し、その
反転出力“０”が与えられるＴＦＦ２の出力Ｑ2 も
“０”に反転する。これは、入力クロックＣＫが１発目
の状態と同一であり、以下、入力クロックＣＫが１発到
来する毎に、この動作を順に繰り返すことになる。
ックＣＫを受け、その出力Ｑ1 が“１”に反転し、その
反転出力“０”が与えられるＴＦＦ２の出力Ｑ2 も
“０”に反転する。これは、入力クロックＣＫが１発目
の状態と同一であり、以下、入力クロックＣＫが１発到
来する毎に、この動作を順に繰り返すことになる。
【００２１】以上説明したように、このように構成する
３進カウンタの出力端子２１、２２には、入力クロック
が１発到来する毎に、その出力（Ｑ3 ，Ｑ4 ）が、
（０、０）、（１、０）、（０、１）、（０、０）・・
・と順に変化することになり、３進（１／３）カウンタ
として機能することがわかる。
３進カウンタの出力端子２１、２２には、入力クロック
が１発到来する毎に、その出力（Ｑ3 ，Ｑ4 ）が、
（０、０）、（１、０）、（０、１）、（０、０）・・
・と順に変化することになり、３進（１／３）カウンタ
として機能することがわかる。
【００２２】以上説明した実施例では、入力クロックＣ
Ｋは、一定の周期で到来するクロック信号として例示し
たが、不定期的に到来するパルス信号であってもよい。
Ｋは、一定の周期で到来するクロック信号として例示し
たが、不定期的に到来するパルス信号であってもよい。
【００２３】
【発明の効果】以上説明した３進（１／３）カウンタに
よれば、第１及び第２のトリガ型フリップフロップの出
力は、一旦、第１及び第２のディレイ型フリップフロッ
プに与えられ、この第１及び第２のディレイ型フリップ
フロップは、ともに、データ入力端子に与えられるパル
ス信号によって同期的に駆動される。
よれば、第１及び第２のトリガ型フリップフロップの出
力は、一旦、第１及び第２のディレイ型フリップフロッ
プに与えられ、この第１及び第２のディレイ型フリップ
フロップは、ともに、データ入力端子に与えられるパル
ス信号によって同期的に駆動される。
【００２４】従って、第１及び第２のトリガ型フリップ
フロップの出力が、パルス信号の１パルス分遅れて、順
に、第１及び第２のディレイ型フリップフロップから各
出力端子に与えられる。このため、たとえ、リセット信
号を出力する論理和回路内での信号遅延が生じたとして
も、次のパルス信号が到来するまでにこのリセット信号
が生成されれば、正確に３進カウンタとして動作するこ
ととなる。これにより、リセット信号を生成するまでの
時間の余裕度を増すことができ、３進カウンタとしての
動作信頼性を向上させることができる。
フロップの出力が、パルス信号の１パルス分遅れて、順
に、第１及び第２のディレイ型フリップフロップから各
出力端子に与えられる。このため、たとえ、リセット信
号を出力する論理和回路内での信号遅延が生じたとして
も、次のパルス信号が到来するまでにこのリセット信号
が生成されれば、正確に３進カウンタとして動作するこ
ととなる。これにより、リセット信号を生成するまでの
時間の余裕度を増すことができ、３進カウンタとしての
動作信頼性を向上させることができる。
【図１】本実施例にかかる３進カウンタの構成を示す回
路図である。
路図である。
【図２】図１の３進カウンタの動作を示す真理値図表で
ある。
ある。
【図３】従来の３進カウンタの構成を示す回路図であ
る。
る。
ＴＦＦ１…トリガ型フリップフロップ（第１のトリガ型
フリップフロップ）、ＴＦＦ２…トリガ型フリップフロ
ップ（第２のトリガ型フリップフロップ）、ＤＦＦ１…
ディレイ型フリップフロップ（第１のディレイ型フリッ
プフロップ）、ＤＦＦ２…ディレイ型フリップフロップ
（第２のディレイ型フリップフロップ）、１５…ＮＯＲ
ゲート（論理和回路）、ＣＫ…入力クロック（パルス信
号）、Ｑ1 、Ｑ2 ，Ｑ3 、Ｑ4 …出力、２１、２２…出
力端子。
フリップフロップ）、ＴＦＦ２…トリガ型フリップフロ
ップ（第２のトリガ型フリップフロップ）、ＤＦＦ１…
ディレイ型フリップフロップ（第１のディレイ型フリッ
プフロップ）、ＤＦＦ２…ディレイ型フリップフロップ
（第２のディレイ型フリップフロップ）、１５…ＮＯＲ
ゲート（論理和回路）、ＣＫ…入力クロック（パルス信
号）、Ｑ1 、Ｑ2 ，Ｑ3 、Ｑ4 …出力、２１、２２…出
力端子。
Claims (1)
- 【請求項１】与えられるパルス信号を数計し、第１及び
第２の出力端子に２値の信号レベルを出力して計数値を
表現する３進カウンタにおいて、 前記パルス信号が与えれる第１のトリガ型フリップフロ
ップと、 この第１のトリガ型フリップフロップの反転出力が与え
られる第２のトリガ型フリップフロップと、 前記第１のトリガ型フリップフロップの反転出力と前記
第２のトリガ型フリップフロップの反転出力との論理和
をとり、この結果を基に、これら第１及び第２のトリガ
型フリップフロップをリセットさせるリセット信号を出
力する論理和回路と、 前記第１のトリガ型フリップフロップの非反転出力を前
記パルス信号に同期して取り込み、この出力を前記第１
の出力端子に与える第１のディレイ型フリップフロップ
と、 前記第２のトリガ型フリップフロップの非反転出力を前
記パルス信号に同期して取り込み、この出力を前記第２
の出力端子に与える第２のディレイ型フリップフロップ
と、 を備えることを特徴とする３進カウンタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24931693A JPH07106955A (ja) | 1993-10-05 | 1993-10-05 | ３進カウンタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP24931693A JPH07106955A (ja) | 1993-10-05 | 1993-10-05 | ３進カウンタ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH07106955A true JPH07106955A (ja) | 1995-04-21 |
Family
ID=17191188
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP24931693A Pending JPH07106955A (ja) | 1993-10-05 | 1993-10-05 | ３進カウンタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07106955A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118573187A (zh) * | 2024-08-02 | 2024-08-30 | 牛芯半导体(深圳)有限公司 | 一种分频电路及数字信号处理电路 |
-
1993
- 1993-10-05 JP JP24931693A patent/JPH07106955A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN118573187A (zh) * | 2024-08-02 | 2024-08-30 | 牛芯半导体(深圳)有限公司 | 一种分频电路及数字信号处理电路 |
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