JPH0540802A - 配置設計方式 - Google Patents
配置設計方式Info
- Publication number
- JPH0540802A JPH0540802A JP3197591A JP19759191A JPH0540802A JP H0540802 A JPH0540802 A JP H0540802A JP 3197591 A JP3197591 A JP 3197591A JP 19759191 A JP19759191 A JP 19759191A JP H0540802 A JPH0540802 A JP H0540802A
- Authority
- JP
- Japan
- Prior art keywords
- result
- delay
- block
- layout
- information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
(57)【要約】
【目的】 最適配置を得るためのターンアラウンドタイ
ムを短縮する。 【構成】 論理接続情報に基づいて配置を行う配置手段
２と、配置結果に基づいて概略経路を求める概略配線手
段３と、概略配線の結果を入力し、遅延解析処理を行う
遅延解析手段４と、遅延解析の結果、遅延制約値を違反
するパス及びそれを構成するブロックの情報を含む遅延
解析違反情報出力手段５と、遅延違反情報を入力し、関
連するブロック及びその周囲のブロックの配置結果をク
リアする違反ブロッククリア手段６と、配置結果をクリ
アされたブロックを再度配置するブロック再配置手段７
とを含むことを特徴とする配置設計方式。
ムを短縮する。 【構成】 論理接続情報に基づいて配置を行う配置手段
２と、配置結果に基づいて概略経路を求める概略配線手
段３と、概略配線の結果を入力し、遅延解析処理を行う
遅延解析手段４と、遅延解析の結果、遅延制約値を違反
するパス及びそれを構成するブロックの情報を含む遅延
解析違反情報出力手段５と、遅延違反情報を入力し、関
連するブロック及びその周囲のブロックの配置結果をク
リアする違反ブロッククリア手段６と、配置結果をクリ
アされたブロックを再度配置するブロック再配置手段７
とを含むことを特徴とする配置設計方式。
Description
【０００１】
【産業上の利用分野】本発明はＬＳＩ，プリント板等の
ブロックを配置する配置設計方式に関する。
ブロックを配置する配置設計方式に関する。
【０００２】
【従来の技術】従来のこの種の配置設計方式は、配置処
理時に得られる情報、即ち、仮想配線長の総和や結線要
求のヒストグラムの値に着目して配置の評価を行った後
で概略・詳細配線を行い、未配本数や遅延違反をチェッ
クし、不可の場合には配置処理に戻って再度レイアウト
を行っていた（参考文献： 「論理装置のＣＡＤ」 情
報処理学会 昭和５６年３月２０日発行）。
理時に得られる情報、即ち、仮想配線長の総和や結線要
求のヒストグラムの値に着目して配置の評価を行った後
で概略・詳細配線を行い、未配本数や遅延違反をチェッ
クし、不可の場合には配置処理に戻って再度レイアウト
を行っていた（参考文献： 「論理装置のＣＡＤ」 情
報処理学会 昭和５６年３月２０日発行）。
【０００３】
【発明が解決しようとする課題】上述した従来の配置設
計方式では、配置設計が終了した後で概略配線・詳細配
線へと進むため、詳細配線後にはじめて正確な遅延解析
情報が判明する。従って、設計者はそれを見て再度配置
設計に戻り、パラメータの変更，特定ブロックの配置位
置指定等を行って再度配置・配線処理をくり返し、その
結果を確認するという事を行う必要がある。
計方式では、配置設計が終了した後で概略配線・詳細配
線へと進むため、詳細配線後にはじめて正確な遅延解析
情報が判明する。従って、設計者はそれを見て再度配置
設計に戻り、パラメータの変更，特定ブロックの配置位
置指定等を行って再度配置・配線処理をくり返し、その
結果を確認するという事を行う必要がある。
【０００４】ところが、詳細配線は、設計規模が大きく
なるに従って処理時間も増大するため、最終的な遅延解
析情報を得るまでのターンアラウンドタイムが増大し、
かつマシンリソースの増大も招くという欠点がある。
なるに従って処理時間も増大するため、最終的な遅延解
析情報を得るまでのターンアラウンドタイムが増大し、
かつマシンリソースの増大も招くという欠点がある。
【０００５】
【課題を解決するための手段】本発明の方式は、ＬＳ
Ｉ，プリント板等の配置単位となるブロックを配置する
配置設計方式において、論理接続情報に基づいて配置を
行う配置手段と、配置結果に基づいて概略経路を求める
概略配線手段と、概略配線の結果を入力し、遅延解析処
理を行う遅延解析手段と、遅延解析の結果、遅延制約値
を違反するパス及びそれを構成するブロックの情報を含
む遅延解析違反情報出力手段と、遅延違反情報を入力
し、関連するブロック及びその周囲のブロックの配置結
果をクリアする違反ブロッククリア手段と、配置結果を
クリアされたブロックを再度配置するブロック再配置手
段とを含むことを特徴とする。
Ｉ，プリント板等の配置単位となるブロックを配置する
配置設計方式において、論理接続情報に基づいて配置を
行う配置手段と、配置結果に基づいて概略経路を求める
概略配線手段と、概略配線の結果を入力し、遅延解析処
理を行う遅延解析手段と、遅延解析の結果、遅延制約値
を違反するパス及びそれを構成するブロックの情報を含
む遅延解析違反情報出力手段と、遅延違反情報を入力
し、関連するブロック及びその周囲のブロックの配置結
果をクリアする違反ブロッククリア手段と、配置結果を
クリアされたブロックを再度配置するブロック再配置手
段とを含むことを特徴とする。
【０００６】
【実施例】次に本発明について図面を参照して説明す
る。
る。
【０００７】図１は本発明の一実施例である構成図であ
り、図２は本実施例の動作を説明するための配置設計例
であり、図３は本配置設計例における遅延違反情報を示
す。以下の処理はいくつかの処理手順から構成され、そ
れらは制御手順１によってコントロールされる。
り、図２は本実施例の動作を説明するための配置設計例
であり、図３は本配置設計例における遅延違反情報を示
す。以下の処理はいくつかの処理手順から構成され、そ
れらは制御手順１によってコントロールされる。
【０００８】まず、論理接続情報８に基づいて配置手段
２により全ブロックが配置され、概略配線手段３により
概略経路が生成される。その結果は、各々、配置結果９
及び概略配線結果１０としてテーブル等に保存される。
２により全ブロックが配置され、概略配線手段３により
概略経路が生成される。その結果は、各々、配置結果９
及び概略配線結果１０としてテーブル等に保存される。
【０００９】図２（Ａ）は論理接続情報７の一部を示
し、これを配置し、概略配線処理を行った概略配線結果
を図２（Ｂ）に示す。
し、これを配置し、概略配線処理を行った概略配線結果
を図２（Ｂ）に示す。
【００１０】図２（Ａ）に示したブロック２２〜ブロッ
ク２７が、各々図２（Ｂ）の配置位置（２，１）〜
（４，２）の間に配置され、概略配線が行われている。
この概略配線は詳細配線ほど正確な配線経路を示しては
いないが、マンハッタン長に比べるとはるかに実際の配
線経路に近く、線長、見積りの上ではるかに精度の高い
結果を得る事ができる。
ク２７が、各々図２（Ｂ）の配置位置（２，１）〜
（４，２）の間に配置され、概略配線が行われている。
この概略配線は詳細配線ほど正確な配線経路を示しては
いないが、マンハッタン長に比べるとはるかに実際の配
線経路に近く、線長、見積りの上ではるかに精度の高い
結果を得る事ができる。
【００１１】さらに、概略配線処理は、詳細配線処理に
比べ処理時間が大幅に短くて済むという特徴もある。従
って、概略配線処理結果で配置の詳細を行うことは、タ
ーンアラウンドタイムの短縮の上で非常に効果があると
いえる。
比べ処理時間が大幅に短くて済むという特徴もある。従
って、概略配線処理結果で配置の詳細を行うことは、タ
ーンアラウンドタイムの短縮の上で非常に効果があると
いえる。
【００１２】次に、遅延解析処理手段４により概略配線
結果を入力し遅延解析を行う。その結果は、遅延解析結
果１１としてテーブル等に保存される。ここでは、全パ
スに対する遅延解析処理が行われる。
結果を入力し遅延解析を行う。その結果は、遅延解析結
果１１としてテーブル等に保存される。ここでは、全パ
スに対する遅延解析処理が行われる。
【００１３】さらに、遅延解析違反情報出力手段５によ
って遅延解析結果１１に保存されている全パス情報が遅
延制約値と比較され、制約値を満たしていないパス情報
が、それを構成するブロック名，ネット名と共に遅延違
反情報１２として出力される。図３（Ａ）に遅延違反情
報の一部を示す。パス１〜パス３が違反情報として検出
され、パスを構成するｆｒｏｍ，ｔｏのブロック名及び
経由ブロック名等が記述されている。
って遅延解析結果１１に保存されている全パス情報が遅
延制約値と比較され、制約値を満たしていないパス情報
が、それを構成するブロック名，ネット名と共に遅延違
反情報１２として出力される。図３（Ａ）に遅延違反情
報の一部を示す。パス１〜パス３が違反情報として検出
され、パスを構成するｆｒｏｍ，ｔｏのブロック名及び
経由ブロック名等が記述されている。
【００１４】さらに違反ブロッククリア手段６により、
遅延違反情報１２から情報を入力し、どのパスのブロッ
クの再配置を行うかを判定し、そのブロック及び周囲の
配置情報をクリアすることによって再配置ブロック情報
１３を出力する。
遅延違反情報１２から情報を入力し、どのパスのブロッ
クの再配置を行うかを判定し、そのブロック及び周囲の
配置情報をクリアすることによって再配置ブロック情報
１３を出力する。
【００１５】次に、ブロック再配置手段７によって再配
置ブロック情報１３のブロックのみが再配置され、結果
が配置結果９に出力され、上述した概略配線手段３以降
の処理が再度くり返される。
置ブロック情報１３のブロックのみが再配置され、結果
が配置結果９に出力され、上述した概略配線手段３以降
の処理が再度くり返される。
【００１６】再配置および概略配線結果を図２（Ｃ）に
示す。ここではブロック２２〜ブロック２７が再配置さ
れ、概略配線が行われている。さらに、ブロック再配置
後の遅延違反情報を図３（Ｂ）に示す。ここでは、遅延
違反情報は‘ＮＯＮＥ’と表示され全く違反がなくなっ
ていることを示している。このことから、最終的な配線
結果に対しても遅延違反はないであろうことが予測でき
る。
示す。ここではブロック２２〜ブロック２７が再配置さ
れ、概略配線が行われている。さらに、ブロック再配置
後の遅延違反情報を図３（Ｂ）に示す。ここでは、遅延
違反情報は‘ＮＯＮＥ’と表示され全く違反がなくなっ
ていることを示している。このことから、最終的な配線
結果に対しても遅延違反はないであろうことが予測でき
る。
【００１７】さらに、再配置後の遅延違反を上述の方法
で評価した結果、まだ遅延違反パスが存在している場合
には、再配置ブロック情報１３の出力することによっ
て、上記の処理をくり返し、概略配線処理の段階で遅延
違反を解消させた配置結果を基めることができる。
で評価した結果、まだ遅延違反パスが存在している場合
には、再配置ブロック情報１３の出力することによっ
て、上記の処理をくり返し、概略配線処理の段階で遅延
違反を解消させた配置結果を基めることができる。
【００１８】
【発明の効果】以上説明したように本発明は、概略配線
結果情報に基づいて遅延解析結果を評価し、その結果に
より再配置ブロックを求め、そのブロックの配置をクリ
アして再配置し、再度概略配線を行って遅延解析結果を
評価することをくり返すことによって、詳細配線結果に
従った配置修正を不要とし、はるかに短いターンアラウ
ンドタイムで最適配置を得ることができるという効果が
ある。
結果情報に基づいて遅延解析結果を評価し、その結果に
より再配置ブロックを求め、そのブロックの配置をクリ
アして再配置し、再度概略配線を行って遅延解析結果を
評価することをくり返すことによって、詳細配線結果に
従った配置修正を不要とし、はるかに短いターンアラウ
ンドタイムで最適配置を得ることができるという効果が
ある。
【図１】本発明の一実施例の構成図である。
【図２】図１に示した実施例の動作を説明するための配
線設計例を示す。
線設計例を示す。
【図３】図２に示した配置設計例における遅延違反情報
を示す。
を示す。
１ 制御手段 ２ 配置手段 ３ 概略配線手段 ４ 遅延解析手段 ５ 遅延解析情報出力手段 ６ 違反ブロッククリア手段 ７ ブロック再配置手段 ８ 論理接続情報 ９ 配置結果 １０ 概略配線結果 １１ 遅延解析結果 １２ 遅延違反情報 １３ 再配置ブロック情報 ２１ 外部端子 ２２〜２７ ブロック
Claims (1)
- 【請求項１】 ＬＳＩ，プリント板等の配置単位となる
ブロックを配置する配置設計方式において、 論理接続情報に基づいて配置を行う配置手段と、 配置結果に基づいて概略経路を求める概略配線手段と、 概略配線の結果を入力し、遅延解析処理を行う遅延解析
手段と、 遅延解析の結果、遅延制約値を違反するパス及びそれを
構成するブロックの情報を含む遅延解析違反情報出力手
段と、 遅延違反情報を入力し、関連するブロック及びその周囲
のブロックの配置結果をクリアする違反ブロッククリア
手段と、 配置結果をクリアされたブロックを再度配置するブロッ
ク再配置手段とを含むことを特徴とする配置設計方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197591A JPH0540802A (ja) | 1991-08-07 | 1991-08-07 | 配置設計方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3197591A JPH0540802A (ja) | 1991-08-07 | 1991-08-07 | 配置設計方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0540802A true JPH0540802A (ja) | 1993-02-19 |
Family
ID=16377034
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3197591A Pending JPH0540802A (ja) | 1991-08-07 | 1991-08-07 | 配置設計方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0540802A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6145116A (en) * | 1996-04-27 | 2000-11-07 | Nec Corporation | Layout design apparatus |
-
1991
- 1991-08-07 JP JP3197591A patent/JPH0540802A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6145116A (en) * | 1996-04-27 | 2000-11-07 | Nec Corporation | Layout design apparatus |
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