JPH0541149U - 半導体パツケージ - Google Patents

半導体パツケージ

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Abstract

(57)【要約】 【目的】 半導体チップのパッドとリードフレームのイ
ンナリード間の電気的接続を接続パッド装置を利用して
接続させ、半導体チップの電源ライン占有面積を減らし
集積度を向上し得るようにした半導体パッケージを提供
する。 【構成】 リードフレーム上のパドル上方に複数個のチ
ップパッドを有した半導体チップが接着され、該半導体
チップ上方に複数個のジャンパパッドを有した接続パッ
ド装置が１個または複数個接着され、それらジャンパパ
ッドと半導体チップのパッドおよびインナリードとがそ
れぞれワイヤによりボンディングされ、モールディング
されて半導体パッケージが構成されている。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
本考案は、半導体パッケージに関するもので、詳しくは、１６Ｍ以上の高集積 メモリＤＲＡＭのＳＯＪおよびＺＩＰタイプ半導体パッケージを製造するとき、 同一型のチップを自由に使用し得るようにし、半導体デバイスの特性を改良し、 集積度を向上させた半導体パッケージに関するものである。
【０００２】
【従来の技術】
一般に、半導体パッケージにおいては、リードフレームのインナリード（ｉｎ ｎｅｒ Ｌｅａｄ）と半導体チップのパッド間に金属ワイヤボンディング（Ｗｉ ｒｅ Ｂｏｎｄｉｎｇ）を施し、それらを樹脂にてモールディングさせ製造して いた。すなわち、図６に示したように、半導体チップ３がリードフレーム１のパ ドル（Ｐａｄｄｌｅ）２上にエポキシ接着剤８により接着され、その半導体チッ プ３上方に複数個のパッド４が形成され、それらパッド４が前記リードフレーム １の各インナリード５にそれぞれワイヤ６により接続連結され、樹脂によりモー ルディングされていた。そして、従来ＳＯＪタイプ半導体パッケージにおいては 、図５に示したように、半導体チップ３の一方側端部位に電源パッド４ａが形成 され、中間部位に信号入出力用パッド４ｃが形成され、他方側端部位に接地パッ ド４ｂが形成され、それらパッド４ａ，４ｂ，４ｃと各リードフレーム５とがそ れぞれ金属ワイヤ６によりボンディングされるが、それらパッド４ａ，４ｂ，４ ｃと各リードフレーム５間の距離はそれぞれ２００ＭＩＬ（１ＭＩＬ＝１／１０ ００ｉｎｃｈ）以内になるように設計されていた。かつ、１６Ｍ ＤＲＡＭ半導 体パッケージにおいては、インナリードと半導体チップのパッドとをワイヤボン ディングさせるため、リードフレームのパドルとモールディングラン間の間隔が Ｘ軸方向５０ＭＩＬ・Ｙ軸方向５０ＭＩＬ以上保つように制限され、半導体パッ ケージのサイズも該半導体パッケージの交換性維持のため横長×縦長＝４００× ７２５ｍｍに制限され、よって、半導体チップのサイズが小さい場合は該チップ のコーナ部位にパッドが形成され、それらパッドにリードフレームがワイヤボン ディングされるようになっていた。すなわち、ＳＯＪタイプの半導体パッケージ においては、該半導体パッケージの両方側にアウトリードが突出されるため、該 半導体チップの両方側辺部位にパッド４が形成されそれらパッド４にリードフレ ームのインナリード５がそれぞれワイヤボンディングされ、ＺＩＰタイプ（Ｚｉ ｇｚａｇ ｉｎｌｉｎｅ ＰＫＧ Ｔｙｐｅ）半導体パッケージにおいては、オ プションパッド（Ｏｐｔｉｏｎ Ｐａｄ）を使用し半導体チップパッドをコーナ 側に形成しパッケージ形態の変化に対応していた。また、リードフレームのアウ トリードの電源端子Ｖｃｃおよび接地端子Ｖｓｓを通って半導体チップ３の内方 側回路に電源が供給され、リードフレームのアウトリードの各信号端子を通って 半導体チップ３の内方側回路と半導体パッケージの外方側との信号入／出力が行 なわれるが、通常、それら半導体パッケージの電源端子Ｖｃｃおよび接地端子Ｖ ｓｓの位置が規定されているため、それら電源端子Ｖｃｃおよび接地端子Ｖｓｓ の各インナリードにワイヤボンディングされる半導体チップの電源パッドおよび 接地パッドの位置も制限を受けるようになっていた。
【０００３】
【考案が解決しようとする課題】
このように構成された従来半導体パッケージにおいては、半導体チップの電源 パッドおよび接地パッドの形成位置が制限され、その半導体チップ内方側の各回 路とそれら電源パッドおよび接地パッドとが連結される電源ラインの延べ長さが 長くなって半導体チップ内の電源ライン占有面積が大きくなるため、半導体チッ プの集積度が低下されるという不都合な点があった。かつ、半導体チップ内方側 に多数の電源ラインが配列されると、ノイズが発生する恐れがあり、電源ライン が長くなるに従いスピードも低下するので、半導体チップの性能が低下するとい う不都合な点があった。また、ＳＯＪタイプのパッケージおよびＺＩＰタイプの パッケージに同一の半導体チップを利用する場合、そのパッケージの大きさに対 応しチップの大きさが大きいときはそれらＳＯＪタイプおよびＺＩＰタイプ別に 半導体チップのパッド位置を変更しなければならないという不都合な点があった 。
【０００４】 この考案の目的は、上述の問題点を解決し、１６Ｍ ＤＲＡＭ以上の高集積メ モリのＳＯＪおよびＺＩＰタイプ半導体パッケージを製造するとき、同一型のチ ップを自由に使用し得るようにした半導体パッケージを提供しようとするもので ある。
【０００５】 また、この考案の他の目的は、半導体チップに複数個の電源パッドおよび接地 パッドを形成し、該半導体チップの電源ラインの占有面積を減らし集積度を向上 させた半導体チップを提供しようとするものである。
【０００６】 さらに、本考案の他の目的は、半導体チップのチップパッドの形成位置に関係 なくそれらチップパッドとリードフレームのインナリードとを容易にワイヤボン ディングし得るようにし、半導体デバイスの特性を改良させた半導体パッケージ を提供しようとするものである。
【０００７】
【課題を解決するための手段】
上述の本考案の目的は、半導体チップ上方面に接着されるポリイミドフィルム と、該ポリイミドフィルム上方面に前記半導体チップのチップパッドに対応し露 出形成された複数個のジャンパパッドと、その樹脂フィルム上方面に半導体リー ドフレームのインナリードに対応し露出形成された複数個のジャンパパッドと、 前記ポリイミドフィルム内方側に内蔵され前記各ジャンパパッドをそれぞれ電気 的に連結させた複数個の銅薄配線とを備えた接続パッド装置を形成し、 該接続パッド装置を１個または複数個前記半導体チップ上方面に接着し、該接 続パッド装置の一方側ジャンパパッドと前記半導体チップのチップパッドとをそ れぞれワイヤボンディングし、該接続パッド装置の他方側ジャンパパッドと前記 リードフレームのインナリードとをそれぞれワイヤボンディングした後、モール ディングを施して半導体パッケージを構成することにより達成される。
【０００８】
【作用】
半導体チップのチップパッドとリードフレームのインナリード間に接続パッド 装置が連結され、該接続パッド装置の各ジャンパパッドによりリードフレームの アウトリードおよびインナリードと半導体チップ間の電源および入／出力信号の 伝達が行なわれる。
【０００９】
【実施例】
以下、本考案の実施例について図面を用いて詳細に説明する。図１および図２ に示したように、本考案による半導体パッケージにおいては、リードフレーム１ のパドル２上方に複数個のチップパッド４がそれぞれ形成された半導体チップ３ が接着剤８により接着され、その半導体チップ３上方面に複数個の第１ジャンパ パッド１２ａおよび第２ジャンパパッド１２ｂを有した接続パッド装置１０，１ ０′が１個または複数個エポキシ接着剤２０または積層（Ｌａｍｉｎａｔｉｏｎ ）により接着され、前記第１ジャンパパッド１２ａと半導体チップ３のチップパ ッド４とはワイヤ６によりボンディングされ、前記第２ジャンパパッド１２ｂと リードフレームのインナリード５とはワイヤ６によりボンディングされた後、モ ールディング樹脂７によりモールディングされ、構成されている。そして、前記 接続パッド装置１０，１０′においては、図２に示したように、熱硬化性ポリイ ミドフィルム（Ｐｏｌｙｉｍｉｄｅ ｆｉｌｍ）にてなるフィルム本体１１と、 該フィルム本体１１の表面上所定部位に前記半導体チップ３のパッド４およびリ ードフレームのインナリード５に対応しそれぞれ複数個露出形成された第１ジャ ンパパッド１２ａおよび第２ジャンパパッド１２ｂと、そのフィルム本体内方側 Ｘ・Ｙ軸方向に単層または多層に内蔵されそれら第１ジャンパパッド１２ａおよ び第２ジャンパパッド１２ｂにそれぞれ連結された複数個の銅薄配線１２とを備 えている。ここで、前記接続パッド装置１０，１０′において、前記熱硬化性ポ リイミドフィルム１１の厚さは１０μｍ〜３００μｍ、銅薄配線１２の厚さは１ ０μｍ〜１００μｍ、銅薄配線の強度は１４００ｋｇ／ｃｍ2 以上、各銅薄配線 １２の間隔は５０μｍ以上を有するように構成することが好ましい。かつ、その 接続パッド装置１０，１０′において、前記銅薄配線１２の一方側端部は前記半 導体チップ３の各チップパッド４に対応し、他方側端部は前記インナリードに対 応するようにそれら銅薄配線１２がポリイミドフィルム１１に内蔵され、それら 一方側端部および他方側端部にそれぞれ前記第１ジャンパパッド１２ａおよび第 ２ジャンパパッド１２ｂが形成され、該第１ジャンパパッド１２ａは前記半導体 チップ３の各チップパッド４にそれぞれワイヤボンディングされ、前記第２ジャ ンパパッド１２ｂは各リードフレームのインナリード５にそれぞれワイヤボンデ ィングされている。
【００１０】 このような本考案による接続パッド装置１０，１０′の適用されたＳＯＪタイ プ半導体パッケージの例を説明すると次のようである。図３に示したように、半 導体チップ３の中央所定部位に複数個の電源パッド４ａおよび複数個の接地パッ ド４ｂとがそれぞれ形成され、その半導体チップ３の両方側辺部位に複数個の信 号入／出力用パッド４ｃがそれぞれ形成されている。該半導体チップ３はリード フレーム１のパドル２上方に接着され、その半導体チップ３上方面所定部位に２ つの接続パッド装置１０，１０′がそれぞれ接着されている。該接続パッド装置 １０の第１ジャンパパッド１２ａには前記半導体チップ３の各電源パッド４ａが それぞれ共通にワイヤボンディングされ、第２ジャンパパッド１２ｂはリードフ レームの電源端子インナリードにワイヤボンディングされている。かつ、その接 続パッド装置１０′の第１ジャンパパッド１２ａには前記半導体チップ３の各接 地パッド４ｂがそれぞれ共通にワイヤボンディングされ、第２ジャンパパッド１ ２ｂはリードフレームの接地端子インナリードにワイヤボンディングされ、前記 半導体チップ３の各信号入／出力用チップパッド４ｃはそれぞれリードフレーム の信号入出力用端子のインナリードにワイヤボンディングされている。したがっ て、半導体チップ３の電源パッドおよび接地パッドを該半導体チップの所望する 位置に複数個形成することができるし、それら複数個の電源パッドおよび接地パ ッドを前記接続パッド装置１０，１０′を利用しリードフレームの電源端子およ び接地端子のインナリードに電気的に連結させることができるため、半導体チッ プ３の内部回路を設計するとき所要電源ラインを減らし、集積度を向上させるこ とができる。
【００１１】 また、本考案による接続パッド装置をＺＩＰタイプの半導体パッケージに適用 した例を説明すると次のようである。図４に示したように、リードフレームのパ ドル２上に半導体チップ３が接着され、該半導体チップ３の両方側辺部位に複数 個のチップパッド４がそれぞれ形成され、該半導体チップ３の上方面中央部位に 接続パッド装置１０が接着されている。該接続パッド装置１０の両方側辺（図４ の左右側辺）所定部位には複数個の第１ジャンパパッド１２ａがそれぞれ形成さ れてそれら第１ジャンパパッド１２ａが前記チップパッド４とそれぞれワイヤ６ によりボンディングされ、その接続パッド装置１０のコーナ（図４の上下方側） 所定部位には複数個の第２ジャンパパッド１２ｂがそれぞれ形成されてそれら第 ２ジャンパパッド１２ｂが前記リードフレームのインナリードにそれぞれワイヤ ６によりボンディングされている。
【００１２】 したがって本考案においては、接続パッド装置を適宜に形成し使用することに より、チップパッドがＳＯＪタイプ用に形成された半導体チップをＺＩＰタイプ 用のリードフレームに連結しＺＩＰタイプの半導体パッケージを作ることができ るし、チップパッドがＺＩＰタイプ用に形成された半導体チップをＳＯＪタイプ 用のリードフレームに連結しＳＯＪタイプの半導体パッケージを作ることができ る。
【００１３】
【考案の効果】
以上説明したように、本考案による半導体パッケージにおいては、接続パッド 装置の利用により半導体チップの電源パッドおよび接地パッドの所定位置と個数 とをそれぞれ自由に形成し使用することができるため、半導体チップのレイアウ ト設計を向上し得る効果がある。かつ、半導体チップの電源パッドおよび接地パ ッドをそれぞれ複数個任意に形成することができるため、該半導体チップ内の各 回路部に安定した電源を供給しチップのスピードを増加させ製品の信頼性を向上 し得る効果がある。また、半導体チップ内の電源ラインの占有面積を減らし集積 度を向上し得る効果がある。さらに、１６Ｍ ＤＲＡＭ以上の高集積メモリのＳ ＯＪおよびＺＩＰタイプ半導体パッケージを製造するとき、接続パッド装置を利 用し同一の半導体チップによりそれらＳＯＪおよびＺＩＰタイプ半導体を容易に 作ることができる効果がある。
【図面の簡単な説明】
【図１】本考案によるＳＯＪタイプ半導体パッケージの
一例を示した縦断面図である。
【図２】本考案による半導体パッケージの接続パッド装
置を示した縦断面図である。
【図３】本考案による複数個の電源パッドを有したＳＯ
Ｊタイプ半導体パッケージの内部構造を示した平面図で
ある。
【図４】本考案によるＺＩＰタイプ半導体パッケージの
内部構造を示した平面図である。
【図５】従来のＳＯＪタイプ半導体パッケージの半導体
チップとリードフレーム間の連結状態を示した平面図で
ある。
【図６】従来のＳＯＪタイプ半導体パッケージを示した
縦断面図である。
【符号の説明】
１ リードフレーム ２ パドル ３ 半導体チップ ４ パッド ４ａ 電源パッド ４ｂ 接地パッド ４ｃ 入／出力信号パッド ５ インナリード ６ ワイヤ １０，１０′ 接続パッド装置 １１ フィルム本体 １２ 銅薄配線 １２ａ 第１ジャンパパッド １２ｂ 第２ジャンパパッド ２０ エポキシ接着剤

Claims (7)

    【実用新案登録請求の範囲】
  1. 【請求項１】 インナリード（５）を有したリードフレ
    ーム（１）のパドル（２）上方に、複数個のチップパッ
    ド（４）がそれぞれ形成された半導体チップ（３）が接
    着され、それらチップパッド（４）と前記リードフレー
    ム（１）のインナリード（５）とがそれぞれ電気的に接
    続されモールディングされてなる半導体パッケージであ
    って、 それら半導体チップ（３）のチップパッド（４）とリー
    ドフレーム（１）のインナリード（５）との一部または
    全部がそれぞれ１個または複数個の接続パッド装置（１
    ０，１０′）によりそれぞれ電気的に接続されてなる半
    導体パッケージ。
  2. 【請求項２】 前記接続パッド装置（１０，１０′）
    は、 前記半導体チップ（３）上方にそれぞれエポキシ接着剤
    （２０）または積層により接着された、請求項１記載の
    半導体パッケージ。
  3. 【請求項３】 前記接続パッド装置（１０，１０′）
    は、 熱硬化ポリイミドフィルムのフィルム本体（１１）と、 該フィルム本体（１１）の表面所定部位に前記半導体チ
    ップ（３）のパッド（４）およびリードフレームのイン
    ナリード（５）に対応しそれぞれ複数個露出形成された
    第１ジャンパパッド（１２ａ）および第２ジャンパパッ
    ド（１２ｂ）と 、それら第１ジャンパパッド（１２ａ）および第２ジャ
    ンパパッド（１２ｂ）にそれぞれ連結され前記フィルム
    本体（１１）内方側にそれぞれ内蔵された複数個の銅薄
    配線（１２）とを備えた、請求項１記載の半導体パッケ
    ージ。
  4. 【請求項４】 前記銅薄配線（１２）は、 前記フィルム本体（１１）内方側のＸ・Ｙ軸方向に単層
    または多層に配列された、請求項３記載の半導体パッケ
    ージ。
  5. 【請求項５】 前記接続パッド装置（１０，１０′）
    は、 前記フィルム本体（１１）の厚さが１０μｍ〜３００μ
    ｍ、銅薄配線（１２）の厚さが１０μｍ〜１００μｍ、
    銅薄配線の強度が１４００ｋｇ／ｃｍ2 以上、銅薄配線
    （１２）の各間隔が５０μｍ以上である、請求項１また
    は請求項３記載の半導体パッケージ。
  6. 【請求項６】 前記半導体パッケージは、 前記半導体チップ（３）の各チップパッド（４）と前記
    各インナリード（５）間の接続と、前記半導体チップ
    （３）の各チップパッド（４）と前記接続パッド装置
    （１０，１０′）間の接続およびそれら接続パッド装置
    （１０，１０′）と前記各インナリード（５）間の接続
    とがそれぞれワイヤ（６）により接続された、請求項１
    記載の半導体パッケージ。
  7. 【請求項７】 前記半導体パッケージは、 前記半導体チップ（３）の所定部位に複数個の電源パッ
    ドおよび接地パッドがそれぞれ形成され、それら電源パ
    ッドおよび接地パッドに前記接続パッド装置（１０，１
    ０′）によりインナリード（５）がそれぞれ電気的に接
    続された、請求項１記載の半導体パッケージ。
JP1992071282U 1991-10-15 1992-10-14 半導体パッケージ Expired - Lifetime JP2573492Y2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR1991U17136 1991-10-15
KR2019910017136U KR940006187Y1 (ko) 1991-10-15 1991-10-15 반도체장치

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