JPH0541426A - Ｅｐｒｏｍ用ウエハプローバおよびメモリチツプのリダンダンシー用ウエハプローバ - Google Patents
Ｅｐｒｏｍ用ウエハプローバおよびメモリチツプのリダンダンシー用ウエハプローバInfo
- Publication number
- JPH0541426A JPH0541426A JP34181491A JP34181491A JPH0541426A JP H0541426 A JPH0541426 A JP H0541426A JP 34181491 A JP34181491 A JP 34181491A JP 34181491 A JP34181491 A JP 34181491A JP H0541426 A JPH0541426 A JP H0541426A
- Authority
- JP
- Japan
- Prior art keywords
- wafer
- chip
- mounting
- prober
- erasing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Testing Of Individual Semiconductor Devices (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
Abstract
(57)【要約】
【目的】 複数のＥＰＲＯＭチップを載置したウェハの
試験と消去処理とを、複数のウェハプローバ間を移動さ
せずに一つのウェハプローバ内で行なえるウェハプロー
バを提供する。 【構成】 複数個のＥＰＲＯＭチップが配設されたウェ
ハを試験する装置であって、複数組の探針を該チップの
電極パッドに接触させることによってウェハとウェハテ
スタ１３とを接続し該チップの試験を行う接触手段３
と、試験を終了した該チップの記憶内容を消去する消去
ドライバ１４によって駆動される消去手段４と、該チッ
プの試験が行われる第１のウェハ載置手段１と、該チッ
プの記憶内容の消去処理が行われる第２のウェハ載置手
段２と、第１の載置手段１へウェハを載置させるととも
に試験の終ったウェハを第２載置手段２に移し替える移
し替え手段６とからウェハプローバを構成する。
試験と消去処理とを、複数のウェハプローバ間を移動さ
せずに一つのウェハプローバ内で行なえるウェハプロー
バを提供する。 【構成】 複数個のＥＰＲＯＭチップが配設されたウェ
ハを試験する装置であって、複数組の探針を該チップの
電極パッドに接触させることによってウェハとウェハテ
スタ１３とを接続し該チップの試験を行う接触手段３
と、試験を終了した該チップの記憶内容を消去する消去
ドライバ１４によって駆動される消去手段４と、該チッ
プの試験が行われる第１のウェハ載置手段１と、該チッ
プの記憶内容の消去処理が行われる第２のウェハ載置手
段２と、第１の載置手段１へウェハを載置させるととも
に試験の終ったウェハを第２載置手段２に移し替える移
し替え手段６とからウェハプローバを構成する。
Description
【０００１】
【産業上の利用分野】本発明は、半導体ウェハ内に配設
された複数の紫外線消去型プログラマブルリードオンリ
ーメモリ（ＥＰＲＯＭ）チップの特性を試験するととも
に同一のウェハプローバ内で紫外線による消去処理を行
うことのできるウェハプローバに関する。さらに、本発
明は、半導体ウェハ内のメモリチップの特性試験に用い
られるウェハプローバに関し、特にウェハに載置された
メモリチップのリダンダンシー処理を行う手段に関す
る。
された複数の紫外線消去型プログラマブルリードオンリ
ーメモリ（ＥＰＲＯＭ）チップの特性を試験するととも
に同一のウェハプローバ内で紫外線による消去処理を行
うことのできるウェハプローバに関する。さらに、本発
明は、半導体ウェハ内のメモリチップの特性試験に用い
られるウェハプローバに関し、特にウェハに載置された
メモリチップのリダンダンシー処理を行う手段に関す
る。
【０００２】
【従来の技術】半導体製造技術が進歩するにつれて、記
憶内容を紫外線で消去でき再書き込みができる読み出し
専用メモリ（ＥＰＲＯＭ）チップやメモリチップのリダ
ンダンシー技術が提供されている。従来、半導体ウェハ
内に配設された複数のＥＰＲＯＭチップの特性を試験す
るための装置としてウェハテスタ（以下テスタという）
が用いられ、このテスタをウェハプローバと接続して書
込みおよび／または読出しの試験を行っている。ウェハ
テスト工程に於いては、ウェハ上に配設された各ＥＰＲ
ＯＭチップ内の電極パッドにプローバの探針の先端を接
触させてテスタからチップに書込みおよび／または読出
し試験信号を入出力し、該チップの試験を行っている。
次いで、試験を終了したＥＰＲＯＭチップの内容を消去
するに当たっては消去ドライバによって駆動される消去
手段が組み込まれたウェハープローバを消去ドライバと
接続し試験用に書き込まれた内容を消去している。この
ＥＰＲＯＭの試験のように、複数の異なる機能について
試験を行う方法では、書込みおよび／または読出し試験
用のテストヘッドと紫外線による消去を行うための消去
用治具を一つのウェハプローバに搭載することが困難で
あり、このウェハの試験および消去処理を、書込みおよ
び／または読出しの試験工程と消去試験工程とに分け、
それぞれの試験および処理に対応したウェハプローバを
使用して行わなければならなかった。具体的には、書込
みおよび／または読出し試験用のウェハプローバによっ
てウェハの試験工程を終えた後、このウェハを別の消去
用ウェハプローバに移し替えて消去試験工程を行ってい
る。
憶内容を紫外線で消去でき再書き込みができる読み出し
専用メモリ（ＥＰＲＯＭ）チップやメモリチップのリダ
ンダンシー技術が提供されている。従来、半導体ウェハ
内に配設された複数のＥＰＲＯＭチップの特性を試験す
るための装置としてウェハテスタ（以下テスタという）
が用いられ、このテスタをウェハプローバと接続して書
込みおよび／または読出しの試験を行っている。ウェハ
テスト工程に於いては、ウェハ上に配設された各ＥＰＲ
ＯＭチップ内の電極パッドにプローバの探針の先端を接
触させてテスタからチップに書込みおよび／または読出
し試験信号を入出力し、該チップの試験を行っている。
次いで、試験を終了したＥＰＲＯＭチップの内容を消去
するに当たっては消去ドライバによって駆動される消去
手段が組み込まれたウェハープローバを消去ドライバと
接続し試験用に書き込まれた内容を消去している。この
ＥＰＲＯＭの試験のように、複数の異なる機能について
試験を行う方法では、書込みおよび／または読出し試験
用のテストヘッドと紫外線による消去を行うための消去
用治具を一つのウェハプローバに搭載することが困難で
あり、このウェハの試験および消去処理を、書込みおよ
び／または読出しの試験工程と消去試験工程とに分け、
それぞれの試験および処理に対応したウェハプローバを
使用して行わなければならなかった。具体的には、書込
みおよび／または読出し試験用のウェハプローバによっ
てウェハの試験工程を終えた後、このウェハを別の消去
用ウェハプローバに移し替えて消去試験工程を行ってい
る。
【０００３】他方、メモリチップのリダンダンシー技術
は、１のメモリチップ内に複数個のメモリが独立して配
設されているチップにおいて、その中の単数または複数
のメモリが不良であるときにメモリチップ全体を不良と
せず他の良品メモリ素子で救済する技術であって、一般
にメモリチップには所要容量以上のメモリを冗長度を持
たせて配設してあるので、欠陥のあるメモリ回路を切断
しこれに代えて余分に設けられたメモリを使用すること
によってメモリチップ全体を救済する技術である。すな
わち、超ＬＳＩのメモリチップは、パターンの高密度化
に伴い、６４Ｋビット・２５６Ｋビット・１Ｍビット・
４Ｍビットと多数のメモリ素子が単数チップ内に形成さ
れるようになっている。このように１メモリチップ内に
高密度にメモリ素子が形成されにつれて１メモリチップ
内での素子の不良品の発生頻度はどうしても大きくなっ
てしまい、１メモリチップ内に１個の不良素子があって
もそのチップ全体を不良品としなければならず製品の歩
留まりの低下を招き不経済である。そこで、メモリチッ
プ内に予備のメモリ素子を予め設定しておき、メモリチ
ップの試験の結果によって見つけた不良素子を削除する
とともに、予備の良品素子に置き換えることによってチ
ップ全体を救済する方法である。
は、１のメモリチップ内に複数個のメモリが独立して配
設されているチップにおいて、その中の単数または複数
のメモリが不良であるときにメモリチップ全体を不良と
せず他の良品メモリ素子で救済する技術であって、一般
にメモリチップには所要容量以上のメモリを冗長度を持
たせて配設してあるので、欠陥のあるメモリ回路を切断
しこれに代えて余分に設けられたメモリを使用すること
によってメモリチップ全体を救済する技術である。すな
わち、超ＬＳＩのメモリチップは、パターンの高密度化
に伴い、６４Ｋビット・２５６Ｋビット・１Ｍビット・
４Ｍビットと多数のメモリ素子が単数チップ内に形成さ
れるようになっている。このように１メモリチップ内に
高密度にメモリ素子が形成されにつれて１メモリチップ
内での素子の不良品の発生頻度はどうしても大きくなっ
てしまい、１メモリチップ内に１個の不良素子があって
もそのチップ全体を不良品としなければならず製品の歩
留まりの低下を招き不経済である。そこで、メモリチッ
プ内に予備のメモリ素子を予め設定しておき、メモリチ
ップの試験の結果によって見つけた不良素子を削除する
とともに、予備の良品素子に置き換えることによってチ
ップ全体を救済する方法である。
【０００４】不良素子を削除する方法として、例えば電
気ヒューズ式とレーザビーム式等がある。電気ヒューズ
式はウェハ上のパターン占有率が悪いため、比較的使用
されず、一般には、レーザビームによりパターンを切断
し、不良素子の削除および良品素子への置き換えを行う
レーサビーム法が行われている。このレーザビームによ
るリダンダンシーでは、メモリチップの試験工程とレー
ザビームによる切断と置き換えの工程はそれぞれ独立し
た別のプローバで行なわれている。この方法では、まず
ウェハは試験工程を行うプローバにセットアップされた
後所定の試験が行われ、その後このウェハはリダンダン
シー工程を実行するプローバへ移し替えられてリダンダ
ンシーの処理が行われる。さらにリダンダンシーの処理
が行われたウェハを、再び試験工程を行うプローバへ移
し替え再試験工程が行われている。上記の各々のウェハ
の試験およびリダンダンシーの処理は、それぞれの試験
および処理に対応した二台以上のウェハプローバを使用
して行なわなければならなかった。これらの方法によれ
ば、その都度ウェハを異なるプローバに移し替え、それ
ぞれのプローバでウェハをセットアップしているので、
各プローバ間でウェハを移動させる手段が必要となると
ともに各プローバでのセットアップの段取りに長い時間
を費やす結果になる。また、ウェハを各プローバに搬入
搬出する手段を各プローバ毎にに設けなければならず、
大きな機器設置面積を必要とするばかりでなく、装置の
設備投資額も大きくなり、ひいては製品の単価を高騰さ
せている欠点がある。
気ヒューズ式とレーザビーム式等がある。電気ヒューズ
式はウェハ上のパターン占有率が悪いため、比較的使用
されず、一般には、レーザビームによりパターンを切断
し、不良素子の削除および良品素子への置き換えを行う
レーサビーム法が行われている。このレーザビームによ
るリダンダンシーでは、メモリチップの試験工程とレー
ザビームによる切断と置き換えの工程はそれぞれ独立し
た別のプローバで行なわれている。この方法では、まず
ウェハは試験工程を行うプローバにセットアップされた
後所定の試験が行われ、その後このウェハはリダンダン
シー工程を実行するプローバへ移し替えられてリダンダ
ンシーの処理が行われる。さらにリダンダンシーの処理
が行われたウェハを、再び試験工程を行うプローバへ移
し替え再試験工程が行われている。上記の各々のウェハ
の試験およびリダンダンシーの処理は、それぞれの試験
および処理に対応した二台以上のウェハプローバを使用
して行なわなければならなかった。これらの方法によれ
ば、その都度ウェハを異なるプローバに移し替え、それ
ぞれのプローバでウェハをセットアップしているので、
各プローバ間でウェハを移動させる手段が必要となると
ともに各プローバでのセットアップの段取りに長い時間
を費やす結果になる。また、ウェハを各プローバに搬入
搬出する手段を各プローバ毎にに設けなければならず、
大きな機器設置面積を必要とするばかりでなく、装置の
設備投資額も大きくなり、ひいては製品の単価を高騰さ
せている欠点がある。
【０００５】
【発明が解決しようとする課題】本発明は、上述した問
題に鑑み、これらの欠点を一掃する目的でなされたもの
で、複数のＥＰＲＯＭチップを載置したウェハの試験工
程と消去処理工程、または、メモリチップの試験工程と
不良素子の切断および健全な素子との置き換え処理工程
とを、複数のウェハプローバ間を移動させずに一つのウ
ェハプローバ内で行うことを可能にするウェハプローバ
を提供することを目的としている。
題に鑑み、これらの欠点を一掃する目的でなされたもの
で、複数のＥＰＲＯＭチップを載置したウェハの試験工
程と消去処理工程、または、メモリチップの試験工程と
不良素子の切断および健全な素子との置き換え処理工程
とを、複数のウェハプローバ間を移動させずに一つのウ
ェハプローバ内で行うことを可能にするウェハプローバ
を提供することを目的としている。
【０００６】
【課題を解決するための手段】この出願の第１の発明
は、複数個のＥＰＲＯＭチップが配設されたウェハ上の
各チップの電極パッドの配列と対応する配列を持った複
数組の探針を該チップの電極パッドに接触させることに
よってウェハとウェハテスタとを接続し該チップの試験
を行う接触手段と、該チップの記憶内容を消去する消去
手段とを備えたウェハプローバに於いて、該チップの試
験が行なわれる第１のウェハ載置手段および接触手段
と、該チップの記憶内容の消去処理が行なわれる第２の
ウェハ載置手段および消去手段と、上記、第１の載置手
段へウェハを載置させ該ウェハを第２の載置手段に移し
替える移し替え手段とを設けることから構成される。
は、複数個のＥＰＲＯＭチップが配設されたウェハ上の
各チップの電極パッドの配列と対応する配列を持った複
数組の探針を該チップの電極パッドに接触させることに
よってウェハとウェハテスタとを接続し該チップの試験
を行う接触手段と、該チップの記憶内容を消去する消去
手段とを備えたウェハプローバに於いて、該チップの試
験が行なわれる第１のウェハ載置手段および接触手段
と、該チップの記憶内容の消去処理が行なわれる第２の
ウェハ載置手段および消去手段と、上記、第１の載置手
段へウェハを載置させ該ウェハを第２の載置手段に移し
替える移し替え手段とを設けることから構成される。
【０００７】この出願の第２の発明は、第１の発明と同
様なウェハプローバに於いて、第１の載置手段または第
２の載置手段にウェハを載置するに先だってウェハの自
動位置合わせを行う手段をさらに設けることによって構
成される。
様なウェハプローバに於いて、第１の載置手段または第
２の載置手段にウェハを載置するに先だってウェハの自
動位置合わせを行う手段をさらに設けることによって構
成される。
【０００８】この出願の第３の発明は、複数個のメモリ
チップが配設されたウェハ上の各メモリチップの電極パ
ッドの配列と対応する配列を持った複数組の探針を該チ
ップの電極パッドに接触させることによってウェハとウ
ェハテスタとを接続し該チップの試験を行う接触手段
と、該チップの不良メモリ素子のパターンを削除するこ
とにより削除されたメモリ素子を健全なメモリ素子と置
き換える処理を行なうパターン切断手段とを備えたウェ
ハプローバに於いて、該チップの試験が行われる第１の
ウェハ載置手段および接触手段と、該チップの不良メモ
リ素子のパターンを削除することにより削除されたメモ
リ素子を健全なメモリ素子と置き換えるリダンダンシー
処理が行なわれる第２のウェハ載置手段およびパターン
切断手段と、上記、第１の載置手段へウェハを載置させ
試験の終ったウェハを第２の載置手段に移し替える移し
替え手段とを設けることから構成される。
チップが配設されたウェハ上の各メモリチップの電極パ
ッドの配列と対応する配列を持った複数組の探針を該チ
ップの電極パッドに接触させることによってウェハとウ
ェハテスタとを接続し該チップの試験を行う接触手段
と、該チップの不良メモリ素子のパターンを削除するこ
とにより削除されたメモリ素子を健全なメモリ素子と置
き換える処理を行なうパターン切断手段とを備えたウェ
ハプローバに於いて、該チップの試験が行われる第１の
ウェハ載置手段および接触手段と、該チップの不良メモ
リ素子のパターンを削除することにより削除されたメモ
リ素子を健全なメモリ素子と置き換えるリダンダンシー
処理が行なわれる第２のウェハ載置手段およびパターン
切断手段と、上記、第１の載置手段へウェハを載置させ
試験の終ったウェハを第２の載置手段に移し替える移し
替え手段とを設けることから構成される。
【０００９】この出願の第４の発明は、第３の発明と同
様なウェハプローバに於いて、第１の載置手段または第
２の載置手段にウェハを載置するに先だってウェハの自
動位置合わせを行う手段をさらに設けることによって構
成される。
様なウェハプローバに於いて、第１の載置手段または第
２の載置手段にウェハを載置するに先だってウェハの自
動位置合わせを行う手段をさらに設けることによって構
成される。
【００１０】
【作用】ウェハを吸着しＥＰＲＯＭチップ列の位置合わ
せをして該ウェハを第１のウェハ載置手段に載置した後
に、該チップ内の回路を書込みおよび／または読出し試
験し、そのチップの試験結果を、テストマップのファイ
ル手段に記憶させる。該ウェハは指定された試験が終了
した後、第２のウェハ載置手段に移し替えられ、ここで
ＥＰＲＯＭに記憶された内容を紫外線を用いて消去す
る。試験の結果欠陥が見つけられたチップにはマーキン
グを施し選別される。
せをして該ウェハを第１のウェハ載置手段に載置した後
に、該チップ内の回路を書込みおよび／または読出し試
験し、そのチップの試験結果を、テストマップのファイ
ル手段に記憶させる。該ウェハは指定された試験が終了
した後、第２のウェハ載置手段に移し替えられ、ここで
ＥＰＲＯＭに記憶された内容を紫外線を用いて消去す
る。試験の結果欠陥が見つけられたチップにはマーキン
グを施し選別される。
【００１１】ウェハを吸着しメモリチップ列の位置合わ
せをして該ウェハを第１のウェハ載置手段に載置した後
に、該チップ内のメモリ素子を試験し、そのチップの試
験結果を、テストマップのファイル手段に記憶させる。
該ウェハは指定された試験が終了した後、第２のウェハ
載置手段に移し替えられ、ここでテストマップのファイ
ル手段に記憶された内容に基づいてメモリチップの不良
メモリ素子のパターンをレーザビームによって削除し健
全なメモリ素子と置き換え、歩留りの向上を行う。
せをして該ウェハを第１のウェハ載置手段に載置した後
に、該チップ内のメモリ素子を試験し、そのチップの試
験結果を、テストマップのファイル手段に記憶させる。
該ウェハは指定された試験が終了した後、第２のウェハ
載置手段に移し替えられ、ここでテストマップのファイ
ル手段に記憶された内容に基づいてメモリチップの不良
メモリ素子のパターンをレーザビームによって削除し健
全なメモリ素子と置き換え、歩留りの向上を行う。
【００１２】従来、ウェハカセットから一枚づつ取り出
したウェハを試験した後、再びウェハカセットに格納
し、該ウェハカセットを移動してウェハを他のプローバ
に載せ替えて、他の試験をしていたので、その間のカセ
ット搬送、セットアップに多くの時間を費やしていた
が、本発明により一台のウェハプローバで動時に２つの
工程の作動を行なわせることが可能であるため、作業工
程の短縮、作業者の従事時間の短縮ひいては歩留まりの
向上にもつながり、結果的には時間効率の上昇、品質の
上昇及び製造コストの低下に大きな効果が在る。
したウェハを試験した後、再びウェハカセットに格納
し、該ウェハカセットを移動してウェハを他のプローバ
に載せ替えて、他の試験をしていたので、その間のカセ
ット搬送、セットアップに多くの時間を費やしていた
が、本発明により一台のウェハプローバで動時に２つの
工程の作動を行なわせることが可能であるため、作業工
程の短縮、作業者の従事時間の短縮ひいては歩留まりの
向上にもつながり、結果的には時間効率の上昇、品質の
上昇及び製造コストの低下に大きな効果が在る。
【００１３】
【実施例】図１を用いて第１および第２の発明を説明す
る。図１はＥＰＲＯＭチップの書き込み／よみだし試験
および消去処理を行なうウェハプローバのブロック図で
ある。本発明の実施例であるウェハプローバ１８は、ウ
ェハカセット入出力手段と、移動ステージ１７と、第１
制御用コントローラ９と、第２制御用コントローラ１０
と、第３制御用コントローラ１２と、テストマップのフ
ァイル手段１１とから構成されている。移動ステージ１
７は、第１載置種だと接触手段３と、自動位置合わせ手
段５と、ウェハ移し変え手段６と、第２載置手段２と、
消去手段４とから構成されている。 ウェハプローバ１
８は、複数のＥＰＲＯＭが配設されたウェハを第１載置
手段の載置台に吸着し、接触手段が該ウェハ内に設けら
れた複数個のチップの各々に接触した後、前記接触手段
をメジャーリングケーブルを介してテスタが試験するよ
うに構成されている。ウェハカセット入出力手段７にお
いて最大２５枚のウェハが格納されたウェハカセットか
ら取り出されたウェハは、移し変え手段６による第１載
置手段１への移し替えに先立って、オリエンテーション
フラットを用いるなどの方法で自動位置合わせ手段５に
より、ウェハの回転角度Θの自動位置合わせが行われた
後、第１載置手段１へ移し替えられる。
る。図１はＥＰＲＯＭチップの書き込み／よみだし試験
および消去処理を行なうウェハプローバのブロック図で
ある。本発明の実施例であるウェハプローバ１８は、ウ
ェハカセット入出力手段と、移動ステージ１７と、第１
制御用コントローラ９と、第２制御用コントローラ１０
と、第３制御用コントローラ１２と、テストマップのフ
ァイル手段１１とから構成されている。移動ステージ１
７は、第１載置種だと接触手段３と、自動位置合わせ手
段５と、ウェハ移し変え手段６と、第２載置手段２と、
消去手段４とから構成されている。 ウェハプローバ１
８は、複数のＥＰＲＯＭが配設されたウェハを第１載置
手段の載置台に吸着し、接触手段が該ウェハ内に設けら
れた複数個のチップの各々に接触した後、前記接触手段
をメジャーリングケーブルを介してテスタが試験するよ
うに構成されている。ウェハカセット入出力手段７にお
いて最大２５枚のウェハが格納されたウェハカセットか
ら取り出されたウェハは、移し変え手段６による第１載
置手段１への移し替えに先立って、オリエンテーション
フラットを用いるなどの方法で自動位置合わせ手段５に
より、ウェハの回転角度Θの自動位置合わせが行われた
後、第１載置手段１へ移し替えられる。
【００１４】第１載置手段１に移し替えられたウェハ
は、前記第１載置手段により吸着保持されてウェハのチ
ップの配列方向が調整される。第１のウェハ載置手段１
に設けられた載置台に移動されて載置吸着されたウェハ
は、、接触手段３に設けられた探針がＥＰＲＯＭチップ
の電極パッドに接触してテスタ１３と接続され、ウェハ
上の各ＥＰＲＯＭチップに書込み試験および／または読
出し試験信号が入力されて電気的特性が試験される。試
験の結果は、制御用コントローラ９を経由してテストマ
ップのファイル手段１１に記憶される。
は、前記第１載置手段により吸着保持されてウェハのチ
ップの配列方向が調整される。第１のウェハ載置手段１
に設けられた載置台に移動されて載置吸着されたウェハ
は、、接触手段３に設けられた探針がＥＰＲＯＭチップ
の電極パッドに接触してテスタ１３と接続され、ウェハ
上の各ＥＰＲＯＭチップに書込み試験および／または読
出し試験信号が入力されて電気的特性が試験される。試
験の結果は、制御用コントローラ９を経由してテストマ
ップのファイル手段１１に記憶される。
【００１５】第１載置手段１上で書込みおよび／または
読出しの試験を終了したウェハは、移し替え手段６によ
って第１載置手段１から取り出され自動位置合わせ手段
５によって回転角度Θの自動位置合わせが行われた後、
第２のウェハ載置手段２の載置台に乗せ替えられる。こ
こでウェハは、消去ドライバ１４によって駆動される消
去手段４によって前記試験によって書込まれた記憶内容
が消去される。全てのチップに書き込まれた記憶内容が
消去されたウェハは、移し替え手段６によって第２載置
手段２から取り出され自動位置合わせ手段５によって自
動位置合わせが行われた後、第１載置手段１の載置台に
乗せ替えられ再び消去後の各チップのデータを試験され
た後、ウェハカセット入出力手段７に搬出されて一つの
工程を終了する。
読出しの試験を終了したウェハは、移し替え手段６によ
って第１載置手段１から取り出され自動位置合わせ手段
５によって回転角度Θの自動位置合わせが行われた後、
第２のウェハ載置手段２の載置台に乗せ替えられる。こ
こでウェハは、消去ドライバ１４によって駆動される消
去手段４によって前記試験によって書込まれた記憶内容
が消去される。全てのチップに書き込まれた記憶内容が
消去されたウェハは、移し替え手段６によって第２載置
手段２から取り出され自動位置合わせ手段５によって自
動位置合わせが行われた後、第１載置手段１の載置台に
乗せ替えられ再び消去後の各チップのデータを試験され
た後、ウェハカセット入出力手段７に搬出されて一つの
工程を終了する。
【００１６】第１載置手段１と第２載置手段２には、各
々別個の載置台が搭載され、第１載置手段１は移動ステ
ージ１７内の第１エリアで第１制御用コントローラ９に
よって制御されてＸＹ軸方向に移動し、また、第２載置
手段２は、移動ステージ１７内の第２エリアで第２制御
用コントローラ１０によって制御されてＸＹ軸方向に移
動して各載置台上でのチップの位置合わせが正確に行わ
れる。第１制御用コントローラ９は、ウェハカセット入
出力手段７および第１載置手段１ならびにテスタ１３を
制御するとともに、第１載置手段１上で実行された試験
によって得られたウェハ上のＸＹ座標に対するテストデ
ータのマップ情報をテストマップのファイル手段１１に
送り出す働きを持っている。第２制御用コントローラ１
０は、第２載置手段２と消去ドライバ１４を制御し、第
２載置手段上に載置されたウェハ面に紫外線を照射して
ウェハに配置されたチップ内の記憶を消去する。また第
３制御用コントローラ１２は自動位置合わせ手段５およ
び移し替え手段６を制御しウェハの回転角度Θの位置合
わせおよび移し替えを制御する。各制御用コントローラ
は、バス制御され交信されて、各情報は互いに伝達され
ている。各制御用コントローラと各被制御手段とは、制
御信号ライン１５で相互に接続されている。
々別個の載置台が搭載され、第１載置手段１は移動ステ
ージ１７内の第１エリアで第１制御用コントローラ９に
よって制御されてＸＹ軸方向に移動し、また、第２載置
手段２は、移動ステージ１７内の第２エリアで第２制御
用コントローラ１０によって制御されてＸＹ軸方向に移
動して各載置台上でのチップの位置合わせが正確に行わ
れる。第１制御用コントローラ９は、ウェハカセット入
出力手段７および第１載置手段１ならびにテスタ１３を
制御するとともに、第１載置手段１上で実行された試験
によって得られたウェハ上のＸＹ座標に対するテストデ
ータのマップ情報をテストマップのファイル手段１１に
送り出す働きを持っている。第２制御用コントローラ１
０は、第２載置手段２と消去ドライバ１４を制御し、第
２載置手段上に載置されたウェハ面に紫外線を照射して
ウェハに配置されたチップ内の記憶を消去する。また第
３制御用コントローラ１２は自動位置合わせ手段５およ
び移し替え手段６を制御しウェハの回転角度Θの位置合
わせおよび移し替えを制御する。各制御用コントローラ
は、バス制御され交信されて、各情報は互いに伝達され
ている。各制御用コントローラと各被制御手段とは、制
御信号ライン１５で相互に接続されている。
【００１７】図２を用いて第３および第４の発明を説明
する。図２は、メモリチップのリダンダンシー処理を行
うウェハプローバのブロック図である。メモリチップの
リダンダンシー処理を行なうウェハプローバ１８は、移
動ステージ１７と、ウェハカセット入出力手段７と必要
に応じて設けられるウェハカセット出力手段８と第１制
御用コントローラ９と第２制御用コントローラ１０と第
３制御用コントローラ１２とテストマップのファイル手
段１１とから構成される。移動ステージ１７は、ウェハ
を吸着保持する載置台を設けた第１のウェハ載置手段１
と、ウェハを吸着保持する載置台を設けた第２のウェハ
載置手段２と、メモリチップ上の電極パッドとテスタ１
３のメジャリングケーブルを接続するためのプローブカ
ードと呼ばれる接触手段３と、レーザビームコントロー
ラ２０によって位置と出力が制御されるレーザビームを
用いたパターン切断手段１９と、ウェハを第１載置手段
１又は第２載置手段２で試験する前にウェハの回転角度
Θの配列方向を例えばウェハに設けたオリエンテーショ
ンフラットを利用して自動的に調整する自動位置合わせ
手段５と、第１載置手段１での試験終了後第２載置手段
２へウェハを移し替える移し替え手段６とから構成され
る。
する。図２は、メモリチップのリダンダンシー処理を行
うウェハプローバのブロック図である。メモリチップの
リダンダンシー処理を行なうウェハプローバ１８は、移
動ステージ１７と、ウェハカセット入出力手段７と必要
に応じて設けられるウェハカセット出力手段８と第１制
御用コントローラ９と第２制御用コントローラ１０と第
３制御用コントローラ１２とテストマップのファイル手
段１１とから構成される。移動ステージ１７は、ウェハ
を吸着保持する載置台を設けた第１のウェハ載置手段１
と、ウェハを吸着保持する載置台を設けた第２のウェハ
載置手段２と、メモリチップ上の電極パッドとテスタ１
３のメジャリングケーブルを接続するためのプローブカ
ードと呼ばれる接触手段３と、レーザビームコントロー
ラ２０によって位置と出力が制御されるレーザビームを
用いたパターン切断手段１９と、ウェハを第１載置手段
１又は第２載置手段２で試験する前にウェハの回転角度
Θの配列方向を例えばウェハに設けたオリエンテーショ
ンフラットを利用して自動的に調整する自動位置合わせ
手段５と、第１載置手段１での試験終了後第２載置手段
２へウェハを移し替える移し替え手段６とから構成され
る。
【００１８】複数のメモリチップが配設されたウェハ
は、最大２５枚のウェハを格納できるウェハカセット入
出力手段７から移動ステージ１７内に搬入され、自動位
置合わせ手段５でウェハに設けられたオリエンテーショ
ンフラットを用いる方法などによってウェハの回転角度
Θの配列方向の位置合わせが行われた後、移し替え手段
６によって第１のウェハ載置手段１に設けられた載置台
に移動されて載置吸着される。接触手段３に設けられた
探針がメモリチップの電極パッドに接触してテスタ１３
と接続され、テスタ１３は第１の制御用コントローラ９
によって制御されウェハ上の各メモリチップに試験信号
を入力して電気的特性試験を実行する。試験の結果は、
制御用コントローラ９を経由してテストマップファイル
１１に記憶される。テストマップファイル１１には、フ
ェイル・チップのテストマップがファイルされるほか、
パターン切断を正確に制御するリダンダンシーデータが
ファイルされる。
は、最大２５枚のウェハを格納できるウェハカセット入
出力手段７から移動ステージ１７内に搬入され、自動位
置合わせ手段５でウェハに設けられたオリエンテーショ
ンフラットを用いる方法などによってウェハの回転角度
Θの配列方向の位置合わせが行われた後、移し替え手段
６によって第１のウェハ載置手段１に設けられた載置台
に移動されて載置吸着される。接触手段３に設けられた
探針がメモリチップの電極パッドに接触してテスタ１３
と接続され、テスタ１３は第１の制御用コントローラ９
によって制御されウェハ上の各メモリチップに試験信号
を入力して電気的特性試験を実行する。試験の結果は、
制御用コントローラ９を経由してテストマップファイル
１１に記憶される。テストマップファイル１１には、フ
ェイル・チップのテストマップがファイルされるほか、
パターン切断を正確に制御するリダンダンシーデータが
ファイルされる。
【００１９】第１載置手段１上でテスタ１３による試験
を終了したウェハは、移し替え手段６によって第１載置
手段１から取り出され自動位置合わせ手段５によってウ
ェハの回転角度Θの自動位置合わせが行われて第２のウ
ェハ載置手段２の載置台に乗せ替えられる。ここでメモ
リチップは、テストマップファイル１１にファイルされ
たデータに基づき制御されるレーザビームによって不良
メモリ素子の配線パターンが切断され健全なメモリ素子
パターンと置き換えられるリダンダンシー処理が実行さ
れる。全てのチップの不良メモリ素子に関してリダンダ
ンシー処理が実行されたウェハは、移し替え手段６によ
って第２載置手段２から取り出され自動位置合わせ手段
５によって再度自動位置合わせが行われた後、第１載置
手段１の載置台に乗せ替えられ再びリダンダンシー処理
後の各チップのデータを試験された後、ウェハカセット
入出力手段７に搬出されて一つの工程を終了する。この
リダンダンシー処理後に行われる再試験は、必要に応じ
て省略することができ、この場合リダンダンシー処理が
実行されたウェハは、第１載置手段を経由することなく
ウェハの移し替え手段６によって移動ステージ１７から
取りだすこともできる。
を終了したウェハは、移し替え手段６によって第１載置
手段１から取り出され自動位置合わせ手段５によってウ
ェハの回転角度Θの自動位置合わせが行われて第２のウ
ェハ載置手段２の載置台に乗せ替えられる。ここでメモ
リチップは、テストマップファイル１１にファイルされ
たデータに基づき制御されるレーザビームによって不良
メモリ素子の配線パターンが切断され健全なメモリ素子
パターンと置き換えられるリダンダンシー処理が実行さ
れる。全てのチップの不良メモリ素子に関してリダンダ
ンシー処理が実行されたウェハは、移し替え手段６によ
って第２載置手段２から取り出され自動位置合わせ手段
５によって再度自動位置合わせが行われた後、第１載置
手段１の載置台に乗せ替えられ再びリダンダンシー処理
後の各チップのデータを試験された後、ウェハカセット
入出力手段７に搬出されて一つの工程を終了する。この
リダンダンシー処理後に行われる再試験は、必要に応じ
て省略することができ、この場合リダンダンシー処理が
実行されたウェハは、第１載置手段を経由することなく
ウェハの移し替え手段６によって移動ステージ１７から
取りだすこともできる。
【００２０】第１載置手段１と第２載置手段２には、各
々別個の載置台が搭載され、第１載置手段１は移動ステ
ージ１７内の第１エリアで第１制御用コントローラ９に
よって制御されてＸＹ軸方向に移動し、また、第２載置
手段２は、移動ステージ１７内の第２エリアで第２制御
用コントローラ１０によって制御されてＸＹ軸方向に移
動して各載置台上でのチップの位置合わせが正確に行わ
れる。第１制御用コントローラ９は、ウェハカセット入
出力手段７および第１載置手段１ならびにテスタ１３を
制御するとともに、第１載置手段１上で実行された試験
によって得られたウェハ上のＸＹ座標に対するテストデ
ータのマップ情報をテストマップのファイル１１に送り
出す働きを持っている。第２制御用コントローラ１０
は、第２載置手段２とレーザビームコントローラ２０を
制御し、第２載置手段上に載置されたウェハ面に配置さ
れたメモリチップの不良メモリ素子を切断するリダンダ
ンシーデータに基づいてパターン切断手段１９のレーザ
ビームの走査と出力を制御する。また第３制御用コント
ローラ１２は自動位置合わせ手段５および移し替え手段
６を制御しウェハの位置合わせおよび移し替えを制御す
る。
々別個の載置台が搭載され、第１載置手段１は移動ステ
ージ１７内の第１エリアで第１制御用コントローラ９に
よって制御されてＸＹ軸方向に移動し、また、第２載置
手段２は、移動ステージ１７内の第２エリアで第２制御
用コントローラ１０によって制御されてＸＹ軸方向に移
動して各載置台上でのチップの位置合わせが正確に行わ
れる。第１制御用コントローラ９は、ウェハカセット入
出力手段７および第１載置手段１ならびにテスタ１３を
制御するとともに、第１載置手段１上で実行された試験
によって得られたウェハ上のＸＹ座標に対するテストデ
ータのマップ情報をテストマップのファイル１１に送り
出す働きを持っている。第２制御用コントローラ１０
は、第２載置手段２とレーザビームコントローラ２０を
制御し、第２載置手段上に載置されたウェハ面に配置さ
れたメモリチップの不良メモリ素子を切断するリダンダ
ンシーデータに基づいてパターン切断手段１９のレーザ
ビームの走査と出力を制御する。また第３制御用コント
ローラ１２は自動位置合わせ手段５および移し替え手段
６を制御しウェハの位置合わせおよび移し替えを制御す
る。
【００２１】
【発明の効果】以上述べた如く、従来のように２台以上
のウェハプローバを使用して、ウェハカセットから１枚
づつ取り出したウェハを試験した後、再びウェハカセッ
トに格納し、該ウェハカセットを他のプローバに載せ替
えて、消去処理をする手法では、各プローバ間のカセッ
ト搬送、セットアップに多くの時間を費やすばかりでな
く移送によるリスクの発生、各ウェハプローバ毎にセッ
トアップ手段を必要とするなどの欠点を有していた。
のウェハプローバを使用して、ウェハカセットから１枚
づつ取り出したウェハを試験した後、再びウェハカセッ
トに格納し、該ウェハカセットを他のプローバに載せ替
えて、消去処理をする手法では、各プローバ間のカセッ
ト搬送、セットアップに多くの時間を費やすばかりでな
く移送によるリスクの発生、各ウェハプローバ毎にセッ
トアップ手段を必要とするなどの欠点を有していた。
【００２２】この出願の第１の発明によれば、１台のウ
ェハプローバでＥＰＲＯＭの試験と消去との二つの性格
のことなる処理を実行することができるため、ウェハの
プローバ間の移送時間およびセットアップに要する時間
の短縮が図れるとともに、ウェハの移送にともなうリス
クの発生を減少でき、さらに、各ウェハプローバ毎にウ
ェハ入出力装置や移し変え手段、自動位置合わせ手段な
どのセットアップ手段を設ける必要がなくなり、機器の
設置面積を省略でき高価なクリーンルームの使用効率を
向上できるなど、製品歩留まりの向上、時間効率の上
昇、品質の向上および製品コストの低減に大きな効果が
ある。
ェハプローバでＥＰＲＯＭの試験と消去との二つの性格
のことなる処理を実行することができるため、ウェハの
プローバ間の移送時間およびセットアップに要する時間
の短縮が図れるとともに、ウェハの移送にともなうリス
クの発生を減少でき、さらに、各ウェハプローバ毎にウ
ェハ入出力装置や移し変え手段、自動位置合わせ手段な
どのセットアップ手段を設ける必要がなくなり、機器の
設置面積を省略でき高価なクリーンルームの使用効率を
向上できるなど、製品歩留まりの向上、時間効率の上
昇、品質の向上および製品コストの低減に大きな効果が
ある。
【００２３】この出願の第２の発明によれば、第１の発
明が奏する効果に加えて、ウェハの回転角度Θの設定を
自動位置合わせ装置によって行なうので、載置手段の制
御に当たってはΘに関する演算などをする必要がなくな
り、Ｘ軸方向およびＹ軸方向の調整を行なうだけで各チ
ップの位置合わせができ、載置台駆動手段および制御の
ためのソフトウエアを簡単なものとすることができる。
明が奏する効果に加えて、ウェハの回転角度Θの設定を
自動位置合わせ装置によって行なうので、載置手段の制
御に当たってはΘに関する演算などをする必要がなくな
り、Ｘ軸方向およびＹ軸方向の調整を行なうだけで各チ
ップの位置合わせができ、載置台駆動手段および制御の
ためのソフトウエアを簡単なものとすることができる。
【００２４】この出願の第３の発明によれば、１台のウ
ェハプローバでメモリチップの試験とリダンダンシー処
理との二つの性格のことなる処理を実行することができ
るため、ウェハのプローバ間の移送時間およびセットア
ップに要する時間の短縮が図れるとともに、ウェハの移
送にともなうリスクの発生を減少でき、さらに、各ウェ
ハプローバ毎にウェハ入出力装置や移し変え手段、自動
位置合わせ手段などのセットアップ手段を設ける必要が
なくなり、機器の設置面積を省略でき高価なクリーンル
ームの使用効率を向上できるなど、製品歩留まりの向
上、時間効率の上昇、品質の向上および製品コストの低
減に大きな効果がある。。
ェハプローバでメモリチップの試験とリダンダンシー処
理との二つの性格のことなる処理を実行することができ
るため、ウェハのプローバ間の移送時間およびセットア
ップに要する時間の短縮が図れるとともに、ウェハの移
送にともなうリスクの発生を減少でき、さらに、各ウェ
ハプローバ毎にウェハ入出力装置や移し変え手段、自動
位置合わせ手段などのセットアップ手段を設ける必要が
なくなり、機器の設置面積を省略でき高価なクリーンル
ームの使用効率を向上できるなど、製品歩留まりの向
上、時間効率の上昇、品質の向上および製品コストの低
減に大きな効果がある。。
【００２５】この出願の第４の発明によれば、第３の発
明が奏する効果に加えて、ウェハの回転角度Θの設定を
自動位置合わせ装置によって行なうので、載置手段の制
御に当たってはΘに関する演算などをする必要がなくな
り、Ｘ軸方向およびＹ軸方向の調整を行なうだけで各チ
ップの位置合わせができ、載置台駆動手段および制御の
ためのソフトウエアを簡単なものとすることができる。
明が奏する効果に加えて、ウェハの回転角度Θの設定を
自動位置合わせ装置によって行なうので、載置手段の制
御に当たってはΘに関する演算などをする必要がなくな
り、Ｘ軸方向およびＹ軸方向の調整を行なうだけで各チ
ップの位置合わせができ、載置台駆動手段および制御の
ためのソフトウエアを簡単なものとすることができる。
【図１】本発明に係るＥＰＲＯＭ用プローバの一例を示
したブロック図。
したブロック図。
【図２】本発明に係るリダンダンシー用プローバの一例
を示したブロック図。
を示したブロック図。
１ 第１載置手段、 ２ 第２載置手段、 ３ 接触手
段、 ４ 消去手段、５自動位置合わせ手段、 ６ 移
し替え手段、 ７ ウェハカセット入出力手段、８ ウ
ェハカセット出力手段、 ９ 第１制御用コントロー
ラ、 １０第２制御用コントローラ、 １１ テストマ
ップのファイル手段、 １２ 第３制御用コントロー
ラ、 １３ テスタ、 １４ 消去ドライバ、 １７
移動ステージ、１８ ウェハプローバ、 １９ パター
ン切断手段、 ２０ レーザビームコントローラ。
段、 ４ 消去手段、５自動位置合わせ手段、 ６ 移
し替え手段、 ７ ウェハカセット入出力手段、８ ウ
ェハカセット出力手段、 ９ 第１制御用コントロー
ラ、 １０第２制御用コントローラ、 １１ テストマ
ップのファイル手段、 １２ 第３制御用コントロー
ラ、 １３ テスタ、 １４ 消去ドライバ、 １７
移動ステージ、１８ ウェハプローバ、 １９ パター
ン切断手段、 ２０ レーザビームコントローラ。
Claims (4)
- 【請求項１】 複数個の紫外線消去型プログラマブルリ
ードオンリーメモリチップが配設されたウェハ上の各メ
モリチップの電極パッドの配列と対応する配列を持った
複数組の探針を該チップの電極パッドに接触させること
によってウェハとウェハテスタとを接続し該チップの試
験を行う接触手段と、該チップの記憶内容を消去する消
去手段とを備えたウェハプローバに於いて、 該チップの試験が行われる第１のウェハ載置手段および
接触手段と、 該チップの記憶内容の消去処理が行われる第２のウェハ
載置手段および消去手段と、 上記、第１のウェハ載置手段へウェハを載置させるとと
もに該ウェハを第２のウェハ載置手段に移し替える移し
替え手段とを備えることを特徴とするウェハプローバ。 - 【請求項２】 複数個の紫外線消去型プログラマブルリ
ードオンリーメモリチップが配設されたウェハ上の各メ
モリチップの電極パッドの配列と対応する配列を持った
複数組の探針を該チップの電極パッドに接触させること
によってウェハとウェハテスタとを接続し該チップの試
験を行う接触手段と、該チップの記憶内容を消去する消
去手段とを備えたウェハプローバに於いて、 該チップの試験が行われる第１のウェハ載置手段および
接触手段と、 該チップの記憶内容の消去処理が行われる第２のウェハ
載置手段および消去手段と、 第１のウェハ載置手段または第２のウェハ載置手段にウ
ェハを載置するに先だってウェハの自動位置合わせを行
う手段と、 上記、第１のウェハ載置手段へウェハを載置させるとと
もに該ウェハを第２のウェハ載置手段に移し替える移し
替え手段とを備えることを特徴とするウェハプローバ。 - 【請求項３】 複数個のメモリチップが配設されたウェ
ハ上の各メモリチップの電極パッドの配列と対応する配
列を持った複数組の探針を該チップの電極パッドに接触
させることによってウェハとウェハテスタとを接続し該
チップの試験を行う接触手段と、該チップのパターン切
断手段とを備えたメモリチップのリダンダンシー用ウェ
ハプローバに於いて、 該チップの試験が行われる第１のウェハ載置手段および
接触手段と、 該チップのパターンの切断が行われる第２のウェハ載置
手段およびパターン切断手段と、 上記、第１のウェハ載置手段へウェハを載置させるとと
もに該ウェハを第２のウェハ載置手段に移し替える移し
替え手段とを備えることを特徴とするメモリチップのリ
ダンダンシー用ウェハプローバ。 - 【請求項４】 複数個のメモリチップが配設されたウェ
ハ上の各メモリチップの電極パッドの配列と対応する配
列を持った複数組の探針を該チップの電極パッドに接触
させることによってウェハとウェハテスタとを接続し該
チップの試験を行う接触手段と、該チップのパターン切
断手段とを備えたメモリチップのリダンダンシー用ウェ
ハプローバに於いて、 該チップの試験が行われる第１のウェハ載置手段および
接触手段と、 該チップのパターン切断が行われる第２のウェハ載置手
段およびパターン切断手段と、 第１のウェハ載置手段または第２のウェハ載置手段にウ
ェハを載置するに先だってウェハの自動位置合わせを行
う手段と、 上記、第１のウェハ載置手段へウェハを載置させるとと
もに該ウェハを第２のウェハ載置手段に移し替える移し
替え手段とを備えることを特徴とするメモリチップのリ
ダンダンシー用ウェハプローバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341814A JPH07109841B2 (ja) | 1991-12-02 | 1991-12-02 | Ｅｐｒｏｍ用ウェハプローバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3341814A JPH07109841B2 (ja) | 1991-12-02 | 1991-12-02 | Ｅｐｒｏｍ用ウェハプローバ |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP14421085A Division JPS624334A (ja) | 1985-07-01 | 1985-07-01 | ウェハプローバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541426A true JPH0541426A (ja) | 1993-02-19 |
| JPH07109841B2 JPH07109841B2 (ja) | 1995-11-22 |
Family
ID=18348968
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3341814A Expired - Lifetime JPH07109841B2 (ja) | 1991-12-02 | 1991-12-02 | Ｅｐｒｏｍ用ウェハプローバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH07109841B2 (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480039A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Holding time test method for semiconductor |
| JPS57162441A (en) * | 1981-03-31 | 1982-10-06 | Toshiba Corp | Automatic wafer tester |
| JPS59178748A (ja) * | 1983-03-30 | 1984-10-11 | Hitachi Ltd | レ−ザ処理方法 |
-
1991
- 1991-12-02 JP JP3341814A patent/JPH07109841B2/ja not_active Expired - Lifetime
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5480039A (en) * | 1977-12-08 | 1979-06-26 | Nec Corp | Holding time test method for semiconductor |
| JPS57162441A (en) * | 1981-03-31 | 1982-10-06 | Toshiba Corp | Automatic wafer tester |
| JPS59178748A (ja) * | 1983-03-30 | 1984-10-11 | Hitachi Ltd | レ−ザ処理方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH07109841B2 (ja) | 1995-11-22 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5568408A (en) | Automatic repair data editing system associated with repairing system for semiconductor integrated circuit device | |
| US5539676A (en) | Method of identifying probe position and probing method in prober | |
| JPH07249660A (ja) | プロ−ビング装置およびプロ−ビング方法 | |
| US7019512B2 (en) | Planarity diagnostic system, e.g., for microelectronic component test systems | |
| US7020582B1 (en) | Methods and apparatus for laser marking of integrated circuit faults | |
| JP3016992B2 (ja) | 半導体ウエハの検査リペア装置及びバーンイン検査装置 | |
| JPH0574909A (ja) | ウエハテスト方法 | |
| JPH0541426A (ja) | Ｅｐｒｏｍ用ウエハプローバおよびメモリチツプのリダンダンシー用ウエハプローバ | |
| JPS624334A (ja) | ウェハプローバ | |
| US6900655B2 (en) | Determination of whether integrated circuit is acceptable or not in wafer-level burn-in test | |
| JP2007096190A (ja) | プローブカードの針先研磨方法、及びプローブ装置 | |
| JPS5967645A (ja) | 半導体装置の欠陥救済装置 | |
| JPS6220695B2 (ja) | ||
| JPS63299352A (ja) | プロ−ブ装置 | |
| JP2003234384A (ja) | 研磨・コンタクトチェック一体型プローブ装置およびその研磨方法 | |
| JPS63170933A (ja) | ウエ−ハプロ−バ | |
| JPH02265255A (ja) | プローブ装置システム | |
| JPH06310581A (ja) | 半導体記憶装置の検査方法、及び検査装置 | |
| JP2583781B2 (ja) | プローブカード及びプローブ装置 | |
| JPH02119235A (ja) | プローブ装置 | |
| JPH0741156Y2 (ja) | Ｉｃ測定装置 | |
| JPS61184837A (ja) | ワイヤボンダ | |
| JPH0487349A (ja) | 半導体素子の選別方法及びその装置 | |
| JPS61184838A (ja) | 半導体素子 | |
| JP2000183119A (ja) | 触針クリーニング機構を備えたプローバ |