JPH0541483A - 集積回路 - Google Patents
集積回路Info
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- JPH0541483A JPH0541483A JP18599691A JP18599691A JPH0541483A JP H0541483 A JPH0541483 A JP H0541483A JP 18599691 A JP18599691 A JP 18599691A JP 18599691 A JP18599691 A JP 18599691A JP H0541483 A JPH0541483 A JP H0541483A
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- circuit
- trimming
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- 238000009966 trimming Methods 0.000 claims abstract description 44
- 238000001514 detection method Methods 0.000 claims abstract description 43
- 238000010586 diagram Methods 0.000 description 12
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- Design And Manufacture Of Integrated Circuits (AREA)
- Control Of Voltage And Current In General (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】トリミング用パッドＲ1 〜Ｒ3 への入力をデコ
ードするデコーダ回路５０と、デコーダ回路５０の出力
により電源の電圧が所定の値に達した時に出力を生ずる
ようにトリミングされる検出回路３１と、検出回路３１
の出力ＢＬＤとクロック信号ＣＬＫとによりデコードさ
れるデコーダ回路５２と、デコーダ回路５２の出力Ｂ0
〜Ｂ7 により出力電圧ＶＲＧが所定の電圧に設定される
ようにトリミングされるＶＲ回路２とを設ける。検出回
路３１のトリミングとＶＲ回路２のトリミングとを、テ
スト信号ＴＳＴによって切り換えて行なう。 【効果】ＶＲ回路２と検出回路３１とで異なる基準電圧
が用いられる時でも、ＶＲ回路２をトリミングするため
のトリミング用パッドを省略することができ、チップの
面積を小さくすることができる。
ードするデコーダ回路５０と、デコーダ回路５０の出力
により電源の電圧が所定の値に達した時に出力を生ずる
ようにトリミングされる検出回路３１と、検出回路３１
の出力ＢＬＤとクロック信号ＣＬＫとによりデコードさ
れるデコーダ回路５２と、デコーダ回路５２の出力Ｂ0
〜Ｂ7 により出力電圧ＶＲＧが所定の電圧に設定される
ようにトリミングされるＶＲ回路２とを設ける。検出回
路３１のトリミングとＶＲ回路２のトリミングとを、テ
スト信号ＴＳＴによって切り換えて行なう。 【効果】ＶＲ回路２と検出回路３１とで異なる基準電圧
が用いられる時でも、ＶＲ回路２をトリミングするため
のトリミング用パッドを省略することができ、チップの
面積を小さくすることができる。
Description
【０００１】
【産業上の利用分野】本発明は集積回路に関し、特に、
電源電圧検出回路と定電圧電源回路とを内蔵する集積回
路に関する。
電源電圧検出回路と定電圧電源回路とを内蔵する集積回
路に関する。
【０００２】
【従来の技術】一般に、電源電圧検出回路（以下検出回
路と記す）と定電圧電源回路（以下ＶＲ回路と記す）と
が、１つの集積回路のチップ上に設けられる場合、この
２つの回路のそれぞれにおける基準電圧の温度特性が同
じでよい場合には、同じ１つの基準電圧を２つの回路に
共通に用いることができる。そしてこのことにより、２
つの回路をそれぞれトリミングする時には、２つのトリ
ミングを同時に行なうことができる。このような場合の
回路の構成を、図３および図４に示す。
路と記す）と定電圧電源回路（以下ＶＲ回路と記す）と
が、１つの集積回路のチップ上に設けられる場合、この
２つの回路のそれぞれにおける基準電圧の温度特性が同
じでよい場合には、同じ１つの基準電圧を２つの回路に
共通に用いることができる。そしてこのことにより、２
つの回路をそれぞれトリミングする時には、２つのトリ
ミングを同時に行なうことができる。このような場合の
回路の構成を、図３および図４に示す。
【０００３】図３および図４を参照すると、集積回路の
チップ１上に、ＶＲ回路２および検出回路３０を含む回
路ブロック４と、デコーダ回路５０とが設けられてい
る。このような構成において、上記のような条件のもと
でトリミングする時には、トリミング用パッドＲ1 〜Ｒ
3 へ信号を入力し、デコーダ回路５０でデコードする。
そして、その出力Ａ0 〜Ａ7 をトリミング回路６０に入
力することによって、検出回路３０の検出電圧ＢＬＤお
よびＶＲ回路２の出力電圧ＶＲＧを所定の電圧に合わせ
込む。
チップ１上に、ＶＲ回路２および検出回路３０を含む回
路ブロック４と、デコーダ回路５０とが設けられてい
る。このような構成において、上記のような条件のもと
でトリミングする時には、トリミング用パッドＲ1 〜Ｒ
3 へ信号を入力し、デコーダ回路５０でデコードする。
そして、その出力Ａ0 〜Ａ7 をトリミング回路６０に入
力することによって、検出回路３０の検出電圧ＢＬＤお
よびＶＲ回路２の出力電圧ＶＲＧを所定の電圧に合わせ
込む。
【０００４】この場合、デコーダ回路５０の出力Ａ0 〜
Ａ7 は、トリミング回路６０内の、検出回路トリミング
用ＮＭＯＳトランジスタＴ1 〜Ｔ8 のゲートと、ＶＲ回
路トリミング用ＮＭＯＳトランジスタＴ9 〜Ｔ16のゲー
トに共通に入力される。そして、トリミング回路６０か
らの２つの出力電圧ＶR およびＶB が、ＶＲ回路用の増
幅器７０および検出回路用の増幅器７１に入力され、そ
れぞれが、共通の基準電圧Ｖref と比較されることによ
って、検出回路３０の検出電圧ＢＬＤおよびＶＲ回路２
の出力電圧ＶＲＧのトリミングが同時に行なわれる。
Ａ7 は、トリミング回路６０内の、検出回路トリミング
用ＮＭＯＳトランジスタＴ1 〜Ｔ8 のゲートと、ＶＲ回
路トリミング用ＮＭＯＳトランジスタＴ9 〜Ｔ16のゲー
トに共通に入力される。そして、トリミング回路６０か
らの２つの出力電圧ＶR およびＶB が、ＶＲ回路用の増
幅器７０および検出回路用の増幅器７１に入力され、そ
れぞれが、共通の基準電圧Ｖref と比較されることによ
って、検出回路３０の検出電圧ＢＬＤおよびＶＲ回路２
の出力電圧ＶＲＧのトリミングが同時に行なわれる。
【０００５】一方、検出回路およびＶＲ回路が互いに温
度特性の異なる基準電圧を用いる場合には、図５，図６
（ａ）および図６（ｂ）に示すように、それぞれの回路
に個別のデコーダ回路を設けて、それぞれの回路を独立
にトリミングする。
度特性の異なる基準電圧を用いる場合には、図５，図６
（ａ）および図６（ｂ）に示すように、それぞれの回路
に個別のデコーダ回路を設けて、それぞれの回路を独立
にトリミングする。
【０００６】図５，図６（ａ）および図６（ｂ）を参照
すると、この場合には、トリミング用パッドＲ1 〜Ｒ3
へ信号を入力し、デコーダ回路５０でデコードする。デ
コーダ回路５０の出力Ａ0 〜Ａ7 は、検出回路用トリミ
ング回路６１のＮＭＯＳトランジスタＴ1 〜Ｔ8 のゲー
トに入力される。そして、トリミング回路６１からの出
力ＶB が検出回路用の増幅器７１に入力され基準電圧Ｖ
ref1と比較されることによって、検出回路３０の検出電
圧ＢＬＤがトリミングされる。
すると、この場合には、トリミング用パッドＲ1 〜Ｒ3
へ信号を入力し、デコーダ回路５０でデコードする。デ
コーダ回路５０の出力Ａ0 〜Ａ7 は、検出回路用トリミ
ング回路６１のＮＭＯＳトランジスタＴ1 〜Ｔ8 のゲー
トに入力される。そして、トリミング回路６１からの出
力ＶB が検出回路用の増幅器７１に入力され基準電圧Ｖ
ref1と比較されることによって、検出回路３０の検出電
圧ＢＬＤがトリミングされる。
【０００７】一方、トリミング用パッドＮ1 〜Ｎ3 にも
トリミングのための信号が入力され、デコーダ回路５１
でデコードされる。デコーダ回路５１の出力Ｂ0 〜Ｂ7
は、ＶＲ回路用トリミング回路６２を構成するＮＭＯＳ
トランジスタＴ9 〜Ｔ16のゲートに入力される。そし
て、トリミング回路６２からの出力ＶR がＶＲ回路用の
増幅器７０に入力され基準電圧Ｖref2と比較されること
によって、ＶＲ回路２の出力電圧ＶＲＧがトリミングさ
れる。
トリミングのための信号が入力され、デコーダ回路５１
でデコードされる。デコーダ回路５１の出力Ｂ0 〜Ｂ7
は、ＶＲ回路用トリミング回路６２を構成するＮＭＯＳ
トランジスタＴ9 〜Ｔ16のゲートに入力される。そし
て、トリミング回路６２からの出力ＶR がＶＲ回路用の
増幅器７０に入力され基準電圧Ｖref2と比較されること
によって、ＶＲ回路２の出力電圧ＶＲＧがトリミングさ
れる。
【０００８】
【発明が解決しようとする課題】上述したように、従
来、検出回路３０とＶＲ回路２とで温度特性の異なる基
準電圧が用いられる場合には、それぞれの回路に個別に
デコーダ回路を設けて、独立にトリミングを行なってい
る。そして、この場合に必要となるトリミング用パッド
の数に着目すると、図５に示すように、基準電圧が共通
で１つの場合に比べて倍の数だけ必要になる。
来、検出回路３０とＶＲ回路２とで温度特性の異なる基
準電圧が用いられる場合には、それぞれの回路に個別に
デコーダ回路を設けて、独立にトリミングを行なってい
る。そして、この場合に必要となるトリミング用パッド
の数に着目すると、図５に示すように、基準電圧が共通
で１つの場合に比べて倍の数だけ必要になる。
【０００９】このようにトリミング用パッドの数が増え
ると、集積回路としてのチップの面積が大きくなってし
まう。以下にその説明を行なう。
ると、集積回路としてのチップの面積が大きくなってし
まう。以下にその説明を行なう。
【００１０】トリミング用パッドは、電気的には、チッ
プ上で外部からの信号を受け入れる部分となるものであ
り、一方、集積回路を構造体として見た場合には、パッ
ケージのリードとチップとをワイヤで接続するための、
ボンディングパッドとなっている。従って、その形状・
寸法は、ボンディングが確実に行なえるように、一辺が
１００〜２００μｍ程度の大きな矩形となっているのが
一般的である。
プ上で外部からの信号を受け入れる部分となるものであ
り、一方、集積回路を構造体として見た場合には、パッ
ケージのリードとチップとをワイヤで接続するための、
ボンディングパッドとなっている。従って、その形状・
寸法は、ボンディングが確実に行なえるように、一辺が
１００〜２００μｍ程度の大きな矩形となっているのが
一般的である。
【００１１】一方、デコーダ回路やトリミング回路や増
幅器の占める面積を見ると、近年、各種の集積回路の高
速化，低消費電力化，高密度化が推し進められているの
に伴なって、ＭＯＳトランジスタや抵抗などの回路素子
あるいは配線などが非常に微細化されているので、トリ
ミング用パッドの１〜２つ分程度の面積を必要とするだ
けである。
幅器の占める面積を見ると、近年、各種の集積回路の高
速化，低消費電力化，高密度化が推し進められているの
に伴なって、ＭＯＳトランジスタや抵抗などの回路素子
あるいは配線などが非常に微細化されているので、トリ
ミング用パッドの１〜２つ分程度の面積を必要とするだ
けである。
【００１２】すなわち、一般にこの種の集積回路におい
て、チップの面積は、ボンディグパッドの数によってほ
ぼ決まってしまう。このため、図５，図６（ａ）および
図６（ｂ）に示す従来の検出回路３０とＶＲ回路２を備
えた集積回路では、チップの面積が大きくなりリードの
数も増えてしまう。このことは、電子装置の小型化，高
密度実装化が要求されている状況においては、非常に不
都合なことである。
て、チップの面積は、ボンディグパッドの数によってほ
ぼ決まってしまう。このため、図５，図６（ａ）および
図６（ｂ）に示す従来の検出回路３０とＶＲ回路２を備
えた集積回路では、チップの面積が大きくなりリードの
数も増えてしまう。このことは、電子装置の小型化，高
密度実装化が要求されている状況においては、非常に不
都合なことである。
【００１３】本発明は、上述のような従来の集積回路の
問題点に鑑みてなされたものであって、検出回路とＶＲ
回路とで異なる基準電圧を用いた時でも、トリミング用
パッドの数を増やすことなしに、両方の回路をトリミン
グすることのできる手段を提供することを目的とする。
問題点に鑑みてなされたものであって、検出回路とＶＲ
回路とで異なる基準電圧を用いた時でも、トリミング用
パッドの数を増やすことなしに、両方の回路をトリミン
グすることのできる手段を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明の集積回路は、ト
リミング用パッドへの外部からの入力をデコードする第
１のデコーダ回路と、この第１のデコーダ回路の出力に
より、電源の電圧が所定の値に達した時に出力を生ずる
ようにトリミングされる電源電圧検出回路と、この電源
電圧検出回路のと出力外部からのクロック信号とにより
デコードされる第２のデコーダ回路と、第２のデコーダ
回路の出力により、出力電圧が所定の電圧に設定される
ようにトリミングされる定電圧電源回路とを含み、前述
の電源電圧検出回路のトリミングと定電圧電源回路のト
リミングとを、外部からのテスト信号によって切り換え
て行なうようにしたことを特徴とする。
リミング用パッドへの外部からの入力をデコードする第
１のデコーダ回路と、この第１のデコーダ回路の出力に
より、電源の電圧が所定の値に達した時に出力を生ずる
ようにトリミングされる電源電圧検出回路と、この電源
電圧検出回路のと出力外部からのクロック信号とにより
デコードされる第２のデコーダ回路と、第２のデコーダ
回路の出力により、出力電圧が所定の電圧に設定される
ようにトリミングされる定電圧電源回路とを含み、前述
の電源電圧検出回路のトリミングと定電圧電源回路のト
リミングとを、外部からのテスト信号によって切り換え
て行なうようにしたことを特徴とする。
【００１５】
【実施例】次に、本発明の最適な実施例について、図面
を参照して説明する。図１は、本発明の一実施例のブロ
ック図である。そして、図１中において、ＶＲ回路２と
しては、従来と同様に図６（ｂ）に示す回路が用いら
れ、又、検出回路３１としては、図２に示す回路が用い
られる。
を参照して説明する。図１は、本発明の一実施例のブロ
ック図である。そして、図１中において、ＶＲ回路２と
しては、従来と同様に図６（ｂ）に示す回路が用いら
れ、又、検出回路３１としては、図２に示す回路が用い
られる。
【００１６】先ず、図２に示す検出回路３１について説
明する。図２を参照すると、この検出回路３１は、電源
電圧を検出するために用いられるトリミング回路６３
と、ＶＲ回路２の出力電圧を検出するためのトリミング
回路６４の、２通りのトリミング回路を備えている。そ
して、今、電源電圧検出時にＮＭＯＳトランジスタＮ1
をオン状態にし、例えば、デコーダ回路５０（図１に示
す）の出力Ａ3 ＝最高電位（以下この電位をＶDDとす
る）でトリミングしたとすると、ＶＲ回路出力電圧検出
時に、ＮＭＯＳトランジスタＮ2 をオン状態にすると、
出力Ａ3 ＝ＶDDの時にトリミングできるように、トリミ
ング回路６４の抵抗値が設定されている。
明する。図２を参照すると、この検出回路３１は、電源
電圧を検出するために用いられるトリミング回路６３
と、ＶＲ回路２の出力電圧を検出するためのトリミング
回路６４の、２通りのトリミング回路を備えている。そ
して、今、電源電圧検出時にＮＭＯＳトランジスタＮ1
をオン状態にし、例えば、デコーダ回路５０（図１に示
す）の出力Ａ3 ＝最高電位（以下この電位をＶDDとす
る）でトリミングしたとすると、ＶＲ回路出力電圧検出
時に、ＮＭＯＳトランジスタＮ2 をオン状態にすると、
出力Ａ3 ＝ＶDDの時にトリミングできるように、トリミ
ング回路６４の抵抗値が設定されている。
【００１７】次に、図１を用いて本実施例の動作を説明
する。図１を参照すると、本実施例では、先ず、テスト
端子８へ入力するテスト信号ＴＳＴの電位を最低電位
（以下この電位をＶSSとする）にしてスイッチ素子ＳＷ
1 をオン状態とする。そして、トリミング用パッドＲ1
〜Ｒ3より信号を入力し、デコーダ回路５０の出力Ａ0
〜Ａ7 で検出回路３１の電源電圧検出電圧ＢＬＤを所定
の電圧に設定する。この時、図２における検出回路３１
においては、ＮＭＯＳトランジスタＮ1 がオン状態にな
っている。
する。図１を参照すると、本実施例では、先ず、テスト
端子８へ入力するテスト信号ＴＳＴの電位を最低電位
（以下この電位をＶSSとする）にしてスイッチ素子ＳＷ
1 をオン状態とする。そして、トリミング用パッドＲ1
〜Ｒ3より信号を入力し、デコーダ回路５０の出力Ａ0
〜Ａ7 で検出回路３１の電源電圧検出電圧ＢＬＤを所定
の電圧に設定する。この時、図２における検出回路３１
においては、ＮＭＯＳトランジスタＮ1 がオン状態にな
っている。
【００１８】次に、テスト信号ＴＳＴの電位をＶDDとし
てスイッチ素子ＳＷ2 をオン状態とし、更にクロック端
子９からデコーダ回路５２にクロック信号ＣＬＫを入力
し、デコーダ回路５２の出力Ｂ0 〜Ｂ7 を変化させるこ
とにより、ＶＲ回路２の出力電圧ＶＲＧを変化させる。
そして、この出力電圧が所定の電圧になったかどうかを
検出回路３１で検出する。
てスイッチ素子ＳＷ2 をオン状態とし、更にクロック端
子９からデコーダ回路５２にクロック信号ＣＬＫを入力
し、デコーダ回路５２の出力Ｂ0 〜Ｂ7 を変化させるこ
とにより、ＶＲ回路２の出力電圧ＶＲＧを変化させる。
そして、この出力電圧が所定の電圧になったかどうかを
検出回路３１で検出する。
【００１９】検出回路３１は、ＶＲ回路２の出力電圧Ｖ
ＲＧが所定の電圧に達したことを検出したら、デコーダ
回路５２にトリミング終了信号ＴＲＭを送って、デコー
ダ回路５２の出力Ｂ0 〜Ｂ7 の変化を終了させる。本実
施例では、この時のデータがデコーダ回路５２で記憶さ
れ、検出回路３１で検出された電圧が常にＶＲ回路２か
ら出力される。
ＲＧが所定の電圧に達したことを検出したら、デコーダ
回路５２にトリミング終了信号ＴＲＭを送って、デコー
ダ回路５２の出力Ｂ0 〜Ｂ7 の変化を終了させる。本実
施例では、この時のデータがデコーダ回路５２で記憶さ
れ、検出回路３１で検出された電圧が常にＶＲ回路２か
ら出力される。
【００２０】
【発明の効果】以上説明したように、本発明の集積回路
では、ＶＲ回路の出力電圧を検出回路で検出してトリミ
ングを行なう。このことにより、本発明によれば、ＶＲ
回路と検出回路とで異なる基準電圧が用いられる時で
も、ＶＲ回路をトリミングするためのトリミング用パッ
ドを省略することができ、チップの面積を小さくするこ
とができる。
では、ＶＲ回路の出力電圧を検出回路で検出してトリミ
ングを行なう。このことにより、本発明によれば、ＶＲ
回路と検出回路とで異なる基準電圧が用いられる時で
も、ＶＲ回路をトリミングするためのトリミング用パッ
ドを省略することができ、チップの面積を小さくするこ
とができる。
【図１】本発明の一実施例の集積回路のブロック図であ
る。
る。
【図２】図１に示すブロック図における、検出回路の回
路図である。
路図である。
【図３】従来の集積回路の一例のブロック図である。
【図４】図３に示すブロック図における、検出回路およ
びＶＲ回路の回路図である。
びＶＲ回路の回路図である。
【図５】従来の集積回路の他の例のブロック図である。
【図６】分図（ａ）は、図５に示すブロック図におけ
る、検出回路の回路図である。分図（ｂ）は、図５に示
す図１に示すブロック図における、ＶＲ回路の回路図で
ある。
る、検出回路の回路図である。分図（ｂ）は、図５に示
す図１に示すブロック図における、ＶＲ回路の回路図で
ある。
１ チップ ２ ＶＲ回路 ３０，３１ 検出回路 ４ 回路ブロック ５０，５１，５２ デコーダ回路 ６０，６１，６２，６３，６４ トリミング回路 ７０，７１ 増幅器 ８ テスト端子 ９ クロック端子
Claims (1)
- 【請求項１】 トリミング用パッドへの外部からの入力
をデコードする第１のデコーダ回路と、 前記第１のデコーダ回路の出力により、電源の電圧が所
定の値に達した時に出力を生ずるようにトリミングされ
る電源電圧検出回路と、 前記電源電圧検出回路の出力と外部からのクロック信号
とによりデコードされる第２のデコーダ回路と、 前記第２のデコーダ回路の出力により、出力電圧が所定
の電圧に設定されるようにトリミングされる定電圧電源
回路とを含み、 前記電源電圧検出回路のトリミングと前記定電圧電源回
路のトリミングとを、外部からのテスト信号によって切
り換えて行なうようにしたことを特徴とする集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18599691A JP2710486B2 (ja) | 1991-07-25 | 1991-07-25 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18599691A JP2710486B2 (ja) | 1991-07-25 | 1991-07-25 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0541483A true JPH0541483A (ja) | 1993-02-19 |
| JP2710486B2 JP2710486B2 (ja) | 1998-02-10 |
Family
ID=16180548
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18599691A Expired - Lifetime JP2710486B2 (ja) | 1991-07-25 | 1991-07-25 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2710486B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818011A (ja) * | 1994-04-25 | 1996-01-19 | Seiko Instr Inc | 半導体装置及びその製造方法 |
| US6718275B2 (en) | 2001-03-19 | 2004-04-06 | Denso Corporation | Trimming circuit for a physical quantity sensor |
-
1991
- 1991-07-25 JP JP18599691A patent/JP2710486B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0818011A (ja) * | 1994-04-25 | 1996-01-19 | Seiko Instr Inc | 半導体装置及びその製造方法 |
| US6718275B2 (en) | 2001-03-19 | 2004-04-06 | Denso Corporation | Trimming circuit for a physical quantity sensor |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2710486B2 (ja) | 1998-02-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970930 |