JPH0542032B2 - - Google Patents
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- JPH0542032B2 JPH0542032B2 JP14523389A JP14523389A JPH0542032B2 JP H0542032 B2 JPH0542032 B2 JP H0542032B2 JP 14523389 A JP14523389 A JP 14523389A JP 14523389 A JP14523389 A JP 14523389A JP H0542032 B2 JPH0542032 B2 JP H0542032B2
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- signal
- circuit
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- line
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06G—ANALOGUE COMPUTERS
- G06G7/00—Devices in which the computing operation is performed by varying electric or magnetic quantities
- G06G7/12—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor
- G06G7/16—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division
- G06G7/161—Arrangements for performing computing operations, e.g. operational amplifiers specially adapted therefor for multiplication or division with pulse modulation, e.g. modulation of amplitude, width, frequency, phase or form
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/412—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution
- H03M3/422—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only
- H03M3/43—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the number of quantisers and their type and resolution having one quantiser only the quantiser being a single bit one
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M3/00—Conversion of analogue values to or from differential modulation
- H03M3/30—Delta-sigma modulation
- H03M3/39—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators
- H03M3/436—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type
- H03M3/438—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path
- H03M3/454—Structural details of delta-sigma modulators, e.g. incremental delta-sigma modulators characterised by the order of the loop filter, e.g. error feedback type the modulator having a higher order loop filter in the feedforward path with distributed feedback, i.e. with feedback paths from the quantiser output to more than one filter stage
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Description
【発明の詳細な説明】
［産業上の利用分野］
本発明はアナログ演算回路に関するもので、さ
らに詳しくは乗算、除算、圧縮、伸長およびこれ
らの組合せ演算に適したアナログ演算回路に関す
るものである。
らに詳しくは乗算、除算、圧縮、伸長およびこれ
らの組合せ演算に適したアナログ演算回路に関す
るものである。
［従来の技術］
従来のアナログ乗算回路としては、たとえば
PN接合における電流Ｉと電圧Ｖとの対数関数で
あるＩ≒Is・ekv（Ｉ：PN接合に流れる電流、Is：
飽和電流、Ｖ：PN接合の電圧、ｋ：定数）を利
用し、対数の加算により乗算を実行するものがあ
る。
PN接合における電流Ｉと電圧Ｖとの対数関数で
あるＩ≒Is・ekv（Ｉ：PN接合に流れる電流、Is：
飽和電流、Ｖ：PN接合の電圧、ｋ：定数）を利
用し、対数の加算により乗算を実行するものがあ
る。
しかし、PN接合の導通時の電圧は約0.6V程度
であり、アナログ入力信号の大きさが制限されて
いるので、大振幅のアナログ信号の乗算を行うこ
とができなかつた。しかも、この場合の乗算はノ
イズに影響されやすく、高精度の乗算を期待でき
なかつた。加えて、回路をMOS−LSI化するこ
とも困難であつた。
であり、アナログ入力信号の大きさが制限されて
いるので、大振幅のアナログ信号の乗算を行うこ
とができなかつた。しかも、この場合の乗算はノ
イズに影響されやすく、高精度の乗算を期待でき
なかつた。加えて、回路をMOS−LSI化するこ
とも困難であつた。
この他に第１入力電圧Exとその反転した電圧
−Exを交互にスイツチングし、そのスイツチン
グのデユーテイ・レシオを第２入力電圧Eyでパ
ルス幅変調し、そのパルス幅変調出力を平均化す
ることで出力Ex・Eyを得る時分割型の乗算回路
が提案されている（例えば特開昭55−82375号）。
−Exを交互にスイツチングし、そのスイツチン
グのデユーテイ・レシオを第２入力電圧Eyでパ
ルス幅変調し、そのパルス幅変調出力を平均化す
ることで出力Ex・Eyを得る時分割型の乗算回路
が提案されている（例えば特開昭55−82375号）。
しかし、この場合には、パルス幅変調出力はア
ナログ入力信号Eyと三角波信号とのレベル比数
で得ているので、かかる出力のパルス幅は、三角
波信号の周波数が一定であつても、アナログ入力
信号が任意の値をとる限り、任意の値となる。す
なわち、かかるパルス幅はアナログ的に連続な量
となる。つまり、パルス幅変調回路のデユーテ
イ・レシオが連続的に変化するので、デユーテ
イ・レシオを正確に原信号を追従させるために
は、高速で精度のよいアナログ回路が必要であつ
た。
ナログ入力信号Eyと三角波信号とのレベル比数
で得ているので、かかる出力のパルス幅は、三角
波信号の周波数が一定であつても、アナログ入力
信号が任意の値をとる限り、任意の値となる。す
なわち、かかるパルス幅はアナログ的に連続な量
となる。つまり、パルス幅変調回路のデユーテ
イ・レシオが連続的に変化するので、デユーテ
イ・レシオを正確に原信号を追従させるために
は、高速で精度のよいアナログ回路が必要であつ
た。
加えて、パルス幅変調回路において三角波信号
を発生する回路は、その三角波信号の振幅と周波
数が変調特性に大きく影響するので、高精度の回
路を用いなければならず、その高精度の回路を実
現するためには、MOS−LSI化に不都合があり、
しかもノイズの影響も受けやすい。
を発生する回路は、その三角波信号の振幅と周波
数が変調特性に大きく影響するので、高精度の回
路を用いなければならず、その高精度の回路を実
現するためには、MOS−LSI化に不都合があり、
しかもノイズの影響も受けやすい。
従来のアナログ除算回路は、対数アンプによる
方式、または、アナログ乗算器を演算増幅器の帰
還ループに入れる乗算帰還方式が知られている。
しかしながら、前者は本質的に演算速度が遅いう
えに、被演算信号と演算信号の両者が共に正また
は負の同一符号の演算しかできないという問題が
あつた。また、後者は回路に乗算器を含む帰還ル
ープを有しているので、発振しやすく安定性がよ
くないという問題点があつた。
方式、または、アナログ乗算器を演算増幅器の帰
還ループに入れる乗算帰還方式が知られている。
しかしながら、前者は本質的に演算速度が遅いう
えに、被演算信号と演算信号の両者が共に正また
は負の同一符号の演算しかできないという問題が
あつた。また、後者は回路に乗算器を含む帰還ル
ープを有しているので、発振しやすく安定性がよ
くないという問題点があつた。
従来のアナログ伸長回路または圧縮回路は、バ
イポーラトランジスタの非線形素子特性を利用し
た利得制御回路を使用する方式、または、抵抗と
ダイオードの回路網を用いたダイオード・クラン
プ折線近似回路を使用する方式があり、いずれの
場合も、伸長回路の場合は非線形要素を増幅回路
の入力側に入れ、圧縮回路の場合は非線形要素を
帰還ループ側に入れている。
イポーラトランジスタの非線形素子特性を利用し
た利得制御回路を使用する方式、または、抵抗と
ダイオードの回路網を用いたダイオード・クラン
プ折線近似回路を使用する方式があり、いずれの
場合も、伸長回路の場合は非線形要素を増幅回路
の入力側に入れ、圧縮回路の場合は非線形要素を
帰還ループ側に入れている。
しかしながら、バイポーラトランジスタの非線
形素子特性を利用する方式は、素子特性のバラツ
キの問題があるうえに、LSI化して小型化するこ
とが困難である。また、ダイオードクランプ折線
近似回路を使用する方式は、多数の抵抗素子を使
用しなければならないので、本質的にLSI化が困
難である。
形素子特性を利用する方式は、素子特性のバラツ
キの問題があるうえに、LSI化して小型化するこ
とが困難である。また、ダイオードクランプ折線
近似回路を使用する方式は、多数の抵抗素子を使
用しなければならないので、本質的にLSI化が困
難である。
［発明が解決しようとする課題］
以上述べた従来の種々のアナログ演算回路は、
それぞれ欠点を持つているが、さらに、それらは
一般に演算目的毎に著しく異なつた回路構成とな
るので、共通化またはユニバーサル化することが
難しい。それ故、例えLSI化が可能になつたとし
ても、多種のLSIの製造を必要とし、大量生産の
メリツトを享受できない。
それぞれ欠点を持つているが、さらに、それらは
一般に演算目的毎に著しく異なつた回路構成とな
るので、共通化またはユニバーサル化することが
難しい。それ故、例えLSI化が可能になつたとし
ても、多種のLSIの製造を必要とし、大量生産の
メリツトを享受できない。
本発明の目的は、従来から知られているアナロ
グ演算回路の問題を解決した新しいアナログ演算
回路を提供するものである。
グ演算回路の問題を解決した新しいアナログ演算
回路を提供するものである。
本発明の他の目的は、回路構成が簡単で安定性
の良好なアナログ演算回路を提供するものであ
る。
の良好なアナログ演算回路を提供するものであ
る。
本発明のさらに他の目的は、MOS−LSI化し
て小型化することのできるアナログ演算回路を提
供するものである。
て小型化することのできるアナログ演算回路を提
供するものである。
本発明のさらにまた他の目的は、基本の共通回
路を使用して、種々の演算が可能なユニバーサル
タイプのアナログ演算回路を提供するものであ
る。
路を使用して、種々の演算が可能なユニバーサル
タイプのアナログ演算回路を提供するものであ
る。
［課題を解決するための手段］
かかる目的を達成するために、本発明は被演算
信号と演算信号を入力し、演算結果を出力するア
ナログ演算回路において、被演算信号を所定のサ
ンプリング周波数によりサンプルしてデジタル信
号を出力するＡ／Ｄ変換手段と、そのデジタル信
号を入力し第１の基準信号に応答して正負の第１
アナログ信号を出力し、該アナログ信号をＡ／Ｄ
変換手段の差分入力として帰還する第１のＤ／Ａ
変換手段とを有するΔΣ変調手段と、上述のデジ
タル信号を入力し、第２の基準信号に応答して正
負の第２アナログ信号を出力する第２のＤ／Ａ変
換手段と、第２アナログ信号を入力し、演算結果
であるアナログ信号を出力するローパスフイルタ
とを備え、第１の基準信号および第２の基準信号
のうち少なくとも一方を演算信号としたものであ
る。
信号と演算信号を入力し、演算結果を出力するア
ナログ演算回路において、被演算信号を所定のサ
ンプリング周波数によりサンプルしてデジタル信
号を出力するＡ／Ｄ変換手段と、そのデジタル信
号を入力し第１の基準信号に応答して正負の第１
アナログ信号を出力し、該アナログ信号をＡ／Ｄ
変換手段の差分入力として帰還する第１のＤ／Ａ
変換手段とを有するΔΣ変調手段と、上述のデジ
タル信号を入力し、第２の基準信号に応答して正
負の第２アナログ信号を出力する第２のＤ／Ａ変
換手段と、第２アナログ信号を入力し、演算結果
であるアナログ信号を出力するローパスフイルタ
とを備え、第１の基準信号および第２の基準信号
のうち少なくとも一方を演算信号としたものであ
る。
ここで、ΔΣ変調手段から出力されるデジタル
信号を１ビツトのデジタル信号とすることができ
る。
信号を１ビツトのデジタル信号とすることができ
る。
また、第１および第２のＤ／Ａ変換手段は、演
算増幅器およびスイツチキヤパシタから構成する
ことができる。
算増幅器およびスイツチキヤパシタから構成する
ことができる。
ローパスフイルタは、演算増幅器およびスイツ
チトキヤパシタから構成することができる。
チトキヤパシタから構成することができる。
さらに好適には、演算信号として第２の基準信
号を入力し、被演算信号と演算信号の積信号を出
力することも可能である。
号を入力し、被演算信号と演算信号の積信号を出
力することも可能である。
演算信号として第１の基準信号を入力し、被演
算信号を演算信号で割つた商信号を出力すること
も可能である。
算信号を演算信号で割つた商信号を出力すること
も可能である。
被演算信号を整流／平均化して得た信号を第２
の基本信号とし、これを演算信号として用いるこ
とにより伸長信号を出力することも可能である。
の基本信号とし、これを演算信号として用いるこ
とにより伸長信号を出力することも可能である。
また、商信号を整流／平均化して得た信号を第
１の基準信号とし、これを演算信号として用いる
ことにより圧縮信号を出力することも可能であ
る。
１の基準信号とし、これを演算信号として用いる
ことにより圧縮信号を出力することも可能であ
る。
スイツチトキヤパシタとコンパレータと演算増
幅器とを用いて整流／平均化を行うことも好適で
ある。
幅器とを用いて整流／平均化を行うことも好適で
ある。
さらに好適には、整流／平均化された出力が所
定の出力値以下になつたとき、演算信号として整
流／平均化された出力から所定の出力へ切換える
選択手段を具備することもできる。
定の出力値以下になつたとき、演算信号として整
流／平均化された出力から所定の出力へ切換える
選択手段を具備することもできる。
［作用］
本発明では、ΔΣモジユレータとＤ／Ａコンバ
ータとローパスフイルタとを用い、第１および第
２のＤ／Ａコンバータの基準信号として、いずれ
か一方または両方に演算信号を加えることによつ
て、乗算、除算、伸長、圧縮またはその組合せの
演算を行うことができる。
ータとローパスフイルタとを用い、第１および第
２のＤ／Ａコンバータの基準信号として、いずれ
か一方または両方に演算信号を加えることによつ
て、乗算、除算、伸長、圧縮またはその組合せの
演算を行うことができる。
［実施例］
以下、実施例に基づいて本発明を詳細に説明す
る。
る。
第１図は、本発明のアナログ演算回路の基本構
成を示す。このアナログ演算回路は、ΔΣモジユ
レータ１０、第２のＤ／Ａコンバータ２０および
ローパスフイルタ３０からなつている。ΔΣモジ
ユレータ１０自体の基本回路は公知であり、一般
にはアナログ信号をそれに対応したパルス密度変
調信号に変換するもので、種々の形式および回路
が知られている。
成を示す。このアナログ演算回路は、ΔΣモジユ
レータ１０、第２のＤ／Ａコンバータ２０および
ローパスフイルタ３０からなつている。ΔΣモジ
ユレータ１０自体の基本回路は公知であり、一般
にはアナログ信号をそれに対応したパルス密度変
調信号に変換するもので、種々の形式および回路
が知られている。
第１図に示した一例は２次変調型のΔΣモジユ
レータを使用しており、１１および１２は演算増
幅器、１３および１４は加算部、１５および１６
は各演算増幅器１１および１２の帰還用コンデン
サであり、このコンデンサにより各演算増幅器１
１および１２は積分器として作用する。１７はコ
ンパレータ、１８はコンパレータ１７の出力をサ
ンプリング周波数（fs）のクロツクパルスで取込
むフリツプフロツプ、１９は第１のＤ／Ａコンバ
ータ（１ビツトＤ／Ａコンバータ）、ラインａは
被演算信号（アナログ信号）の入力ライン、ライ
ンｂは第１のＤ／Ａコンバータ１９への基準信号
の供給ライン、ラインｓはフリツプフロツプ１８
へのクロツクパルス供給ライン、ラインｃは第２
のＤ／Ａコンバータ２０への基準電気信号の供給
ライン、および、ラインｏはアナログ演算回路の
出力ラインである。
レータを使用しており、１１および１２は演算増
幅器、１３および１４は加算部、１５および１６
は各演算増幅器１１および１２の帰還用コンデン
サであり、このコンデンサにより各演算増幅器１
１および１２は積分器として作用する。１７はコ
ンパレータ、１８はコンパレータ１７の出力をサ
ンプリング周波数（fs）のクロツクパルスで取込
むフリツプフロツプ、１９は第１のＤ／Ａコンバ
ータ（１ビツトＤ／Ａコンバータ）、ラインａは
被演算信号（アナログ信号）の入力ライン、ライ
ンｂは第１のＤ／Ａコンバータ１９への基準信号
の供給ライン、ラインｓはフリツプフロツプ１８
へのクロツクパルス供給ライン、ラインｃは第２
のＤ／Ａコンバータ２０への基準電気信号の供給
ライン、および、ラインｏはアナログ演算回路の
出力ラインである。
ラインｓから供給されるクロツクパルスの周波
数は、被演算信号の最高周波数の10倍以上、好ま
しくは50倍〜1000倍の値とされる。10倍以下とす
ると、SN比が低下してくるので好ましくない。
数は、被演算信号の最高周波数の10倍以上、好ま
しくは50倍〜1000倍の値とされる。10倍以下とす
ると、SN比が低下してくるので好ましくない。
ΔΣモジユレータでは、高域側で量子化ノイズ
が急増するので、量子化ノイズの周波数特性を良
好なものとするために、たとえば第１図の回路構
成のように、演算増幅器を用いた積分器を多段縦
続接続したり、あるいはＤ／Ａコンバータ１９を
１ビツトでなく２ビツトなどのように多値化すれ
ばよい。
が急増するので、量子化ノイズの周波数特性を良
好なものとするために、たとえば第１図の回路構
成のように、演算増幅器を用いた積分器を多段縦
続接続したり、あるいはＤ／Ａコンバータ１９を
１ビツトでなく２ビツトなどのように多値化すれ
ばよい。
第１図において、ΔΣモジユレータ１０のライ
ンａには、例えば第２Ａ図に示すようなピーク値
Ａの正弦波の形態の被演算信号（アナログ信号）
が入力される。
ンａには、例えば第２Ａ図に示すようなピーク値
Ａの正弦波の形態の被演算信号（アナログ信号）
が入力される。
加算器１３には被演算信号（第２Ａ図）と第１
のＤ／Ａコンバータ１９からの出力とを供給し、
その加算出力を演算増幅器１１の反転入力端子に
供給する。加算器１４には演算増幅器１１の出力
とＤ／Ａコンバータ１９からの出力とを供給し、
その加算出力を演算増幅器１２の反転入力端子に
供給する。演算増幅器１１および１２の非反転入
力端子にはアナログ接地電位を印加する。
のＤ／Ａコンバータ１９からの出力とを供給し、
その加算出力を演算増幅器１１の反転入力端子に
供給する。加算器１４には演算増幅器１１の出力
とＤ／Ａコンバータ１９からの出力とを供給し、
その加算出力を演算増幅器１２の反転入力端子に
供給する。演算増幅器１１および１２の非反転入
力端子にはアナログ接地電位を印加する。
コンパレータ１７では、演算増幅器１２からの
出力をアナログ接地電位と比較し、その出力がア
ナログ接地電位より大きいときに“１”、その他
のときに“０”を出力する。
出力をアナログ接地電位と比較し、その出力がア
ナログ接地電位より大きいときに“１”、その他
のときに“０”を出力する。
フリツプフロツプ１８のデータ入力端子にはコ
ンパレータ１７からの２値出力“０”または
“１”を供給し、同じくラインｓより被演算信号
の周波数の数十倍以上のサンプリング周波数をも
つクロツクパルスfsを供給し、そのクロツクパル
スに同期してコンパレータ１７からのデータ
“０”または“１”を取り込む。
ンパレータ１７からの２値出力“０”または
“１”を供給し、同じくラインｓより被演算信号
の周波数の数十倍以上のサンプリング周波数をも
つクロツクパルスfsを供給し、そのクロツクパル
スに同期してコンパレータ１７からのデータ
“０”または“１”を取り込む。
このようにして、被演算信号（第２Ａ図）は、
クロツクパルスfsで高速サンプリングされて、第
２Ｂ図に示すように、例えば１ビツトのデジタル
出力に変換されて取り出される。
クロツクパルスfsで高速サンプリングされて、第
２Ｂ図に示すように、例えば１ビツトのデジタル
出力に変換されて取り出される。
コンパレータ１７とフリツプフロツプ１８は１
ビツトＡ／Ｄ変換のみならず、多ビツトＡ／Ｄ変
換とすることもできる。しかし、以下の説明は理
解を容易とするため、１ビツトのＡ／Ｄ変換の場
合を例に行う。
ビツトＡ／Ｄ変換のみならず、多ビツトＡ／Ｄ変
換とすることもできる。しかし、以下の説明は理
解を容易とするため、１ビツトのＡ／Ｄ変換の場
合を例に行う。
このデジタル信号（第２Ｂ図）は被演算信号
（第２Ａ図）の各サンプリング時の瞬時値に比例
したパルス密度のパルス列となる。ただし、フリ
ツプフロツプ１８がクロツクパルスfsで動作する
ので、かかるデジタル出力のパルス幅は１／fs
（秒）の整数倍の値をとるのみであつて、デジタ
ル的に離散的な量となる。すなわち、第２Ｂ図に
示すように、被演算信号（第２Ａ図）の振幅およ
び極性に応じてパルス密度は変化し、正方向の入
力のときに比べて、負方向の入力のときの方が
“０”の密度が高くなる。また、振幅が零のとき、
すなわち無信号のときに、“０”と“１”のパル
ス密度は等しくなる。
（第２Ａ図）の各サンプリング時の瞬時値に比例
したパルス密度のパルス列となる。ただし、フリ
ツプフロツプ１８がクロツクパルスfsで動作する
ので、かかるデジタル出力のパルス幅は１／fs
（秒）の整数倍の値をとるのみであつて、デジタ
ル的に離散的な量となる。すなわち、第２Ｂ図に
示すように、被演算信号（第２Ａ図）の振幅およ
び極性に応じてパルス密度は変化し、正方向の入
力のときに比べて、負方向の入力のときの方が
“０”の密度が高くなる。また、振幅が零のとき、
すなわち無信号のときに、“０”と“１”のパル
ス密度は等しくなる。
第１のＤ／Ａコンバータ１９において、基準信
号をフリツプフロツプ１８のデジタル信号によつ
て、正または負のアナログ信号に変換し、そのア
ナログ出力を加算器１３および１４を介して、演
算増幅器１１および１２にそれぞれラインａから
の被演算信号に対する差分として帰還する。それ
により、その時点の被演算信号と、その直前のデ
ジタル信号に対応するアナログ信号の差分が常に
積分される。
号をフリツプフロツプ１８のデジタル信号によつ
て、正または負のアナログ信号に変換し、そのア
ナログ出力を加算器１３および１４を介して、演
算増幅器１１および１２にそれぞれラインａから
の被演算信号に対する差分として帰還する。それ
により、その時点の被演算信号と、その直前のデ
ジタル信号に対応するアナログ信号の差分が常に
積分される。
第１のＤ／Ａコンバータ１９に供給される基準
信号をＶとすると、加算器１３および１４からそ
れぞれの演算増幅器１１および１２への差分出力
は次のようになる。すなわち、フリツプフロツプ
１８の出力がわ“１”の場合は（被演算信号）−
Ｖ、“０”の場合は（被演算信号）＋Ｖとなる。例
えば第２Ｃ図に示すように、第１のＤ／Ａコンバ
ータ１９の基本信号V1あるいはV2が第１図のラ
インｂより入力されると、ΔΣモジユレータ１０
の出力は、第２Ｄ図に示すような１ビツトのデジ
タル信号となる。ここで基準信号値がV1である
ときは、それに対応するデジタル信号（第２Ｄ図
の左半分）は、被演算信号（第２Ａ図）の値と基
準信号V1とにより、Ａ／V1に比例したパルス密
度のパルス信号列となる。同様に、基準信号値が
V2であるときは、Ａ／V2に比例したパルス密度
のパルス信号列となる。
信号をＶとすると、加算器１３および１４からそ
れぞれの演算増幅器１１および１２への差分出力
は次のようになる。すなわち、フリツプフロツプ
１８の出力がわ“１”の場合は（被演算信号）−
Ｖ、“０”の場合は（被演算信号）＋Ｖとなる。例
えば第２Ｃ図に示すように、第１のＤ／Ａコンバ
ータ１９の基本信号V1あるいはV2が第１図のラ
インｂより入力されると、ΔΣモジユレータ１０
の出力は、第２Ｄ図に示すような１ビツトのデジ
タル信号となる。ここで基準信号値がV1である
ときは、それに対応するデジタル信号（第２Ｄ図
の左半分）は、被演算信号（第２Ａ図）の値と基
準信号V1とにより、Ａ／V1に比例したパルス密
度のパルス信号列となる。同様に、基準信号値が
V2であるときは、Ａ／V2に比例したパルス密度
のパルス信号列となる。
なお、上記の説明は基準信号Ｖが正方向の信号
（電圧または電流）の例であるが、負方向の信号
もこれに準じて考えてよい。
（電圧または電流）の例であるが、負方向の信号
もこれに準じて考えてよい。
第１のＤ／Ａコンバータ１９に供給される基準
信号が所定の一定値であるときは、ΔΣモジユレ
ータ１０の出力信号は、被演算信号またはそれに
比例したパルス密度のパルス信号列となることは
言うまでもない。
信号が所定の一定値であるときは、ΔΣモジユレ
ータ１０の出力信号は、被演算信号またはそれに
比例したパルス密度のパルス信号列となることは
言うまでもない。
ΔΣモジユレータ１０の出力は、第２のＤ／Ａ
コンバータ２０に入力される。ここで説明を簡単
にするために、ラインａに入力される被演算信号
を第２Ｅ図のようにV1、０、−V2のような信号と
し、ラインｂに供給される基準信号も一定値を有
するものとすると、ΔΣモジユレータ１０の出力
信号は第２Ｆ図のようになる。
コンバータ２０に入力される。ここで説明を簡単
にするために、ラインａに入力される被演算信号
を第２Ｅ図のようにV1、０、−V2のような信号と
し、ラインｂに供給される基準信号も一定値を有
するものとすると、ΔΣモジユレータ１０の出力
信号は第２Ｆ図のようになる。
第２のＤ／Ａコンバータ２０の基準信号とし
て、ラインｃから第２Ｇ図に示すようなピーク値
Ａの正弦波状の信号を入力した場合を考えると、
第２のＤ／Ａコンバータ２０の出力は第２Ｆ図に
示した信号の“１”または“０”に応じて、第２
Ｇ図の信号を正または負に変換して第２Ｈ図に示
すような信号となる。
て、ラインｃから第２Ｇ図に示すようなピーク値
Ａの正弦波状の信号を入力した場合を考えると、
第２のＤ／Ａコンバータ２０の出力は第２Ｆ図に
示した信号の“１”または“０”に応じて、第２
Ｇ図の信号を正または負に変換して第２Ｈ図に示
すような信号となる。
この第２のＤ／Ａコンバータ２０の作用は第１
のＤ／Ａコンバータ１９の作用と同一であり、基
準信号を一定値とすれば、第２のＤ／Ａコンバー
タ２０の出力はΔΣモジユレータ１０のデジタル
出力がそのままアナログに変換された値となる。
のＤ／Ａコンバータ１９の作用と同一であり、基
準信号を一定値とすれば、第２のＤ／Ａコンバー
タ２０の出力はΔΣモジユレータ１０のデジタル
出力がそのままアナログに変換された値となる。
第２のＤ／Ａコンバータ２０の出力は次にロー
パスフイルタ３０に入力され、ここで信号の高域
成分が除去される。ローパスフイルタ３０として
は、例えば周知のCR（コンデンサおよび抵抗）に
よるパツシブフイルタ、または、CRと演算増幅
器からなるアクテイブフイルタを一般的に使用す
ることができる。
パスフイルタ３０に入力され、ここで信号の高域
成分が除去される。ローパスフイルタ３０として
は、例えば周知のCR（コンデンサおよび抵抗）に
よるパツシブフイルタ、または、CRと演算増幅
器からなるアクテイブフイルタを一般的に使用す
ることができる。
さらに、このローパスフイルタ３０は、スイツ
チトキヤパシタフイルタで構成することができ
る。通常、ローパスフイルタとしてスイツチトキ
ヤパシタフイルタを用いると、折り返しノイズが
問題となるが、本発明のアナログ演算回路におい
ては、そのような問題は生じないという利点があ
る。
チトキヤパシタフイルタで構成することができ
る。通常、ローパスフイルタとしてスイツチトキ
ヤパシタフイルタを用いると、折り返しノイズが
問題となるが、本発明のアナログ演算回路におい
ては、そのような問題は生じないという利点があ
る。
すなわち、スイツチトキヤパシタフイルタは、
そのサンプリングクロツクにより入力信号をサン
プルして処理するので、（サンプリングクロツク
の整数倍）±（フイルタの通常帯域）の周波数帯域
の信号はそのまま通過帯域に折り返される。そこ
で、従来のパルス幅変調回路を用いたアナログ乗
算回路では、前述したように、その出力パルスの
幅が任意であることから、その周波数スペクトル
は全帯域に広がる可能性があり、その全帯域の成
分が折り返されるので、その折り返しを防止する
ための折り返し防止フイルタ（Anti−aliasing
Filter）をスイツチトキヤパシタフイルタの前段
に挿入して、通過帯域より高域側を遮断してい
る。
そのサンプリングクロツクにより入力信号をサン
プルして処理するので、（サンプリングクロツク
の整数倍）±（フイルタの通常帯域）の周波数帯域
の信号はそのまま通過帯域に折り返される。そこ
で、従来のパルス幅変調回路を用いたアナログ乗
算回路では、前述したように、その出力パルスの
幅が任意であることから、その周波数スペクトル
は全帯域に広がる可能性があり、その全帯域の成
分が折り返されるので、その折り返しを防止する
ための折り返し防止フイルタ（Anti−aliasing
Filter）をスイツチトキヤパシタフイルタの前段
に挿入して、通過帯域より高域側を遮断してい
る。
これに対して、本発明の一実施例では、ΔΣモ
ジユレータ１０のサンプリングクロツクの周波数
fsと、ローパスフイルタにおけるスイツチトキヤ
パシタフイルタのサンプリングクロツクの周波数
を通過帯域に対し10倍以上の整数倍として十分に
高く定めるので、折り返しフイルタを前置する必
要がない。
ジユレータ１０のサンプリングクロツクの周波数
fsと、ローパスフイルタにおけるスイツチトキヤ
パシタフイルタのサンプリングクロツクの周波数
を通過帯域に対し10倍以上の整数倍として十分に
高く定めるので、折り返しフイルタを前置する必
要がない。
さらに、第１のＤ／Ａコンバータ１９および第
２のＤ／Ａコンバータ２０もスイツチトキヤパシ
タ方式で構成することができる。
２のＤ／Ａコンバータ２０もスイツチトキヤパシ
タ方式で構成することができる。
第３図は、第１のＤ／Ａコンバータ１９をスイ
ツチトキヤパシタ方式で構成した一例である（第
２のＤ／Ａコンバータ２０も同様である）。第１
のＤ／Ａコンバータ１９は第１のスイツチトキヤ
パシタ回路２１、第２のスイツチトキヤパシタ回
路２２、これら回路の出力側に設けられた第１の
ゲート２３および第２のゲート２４からなつてい
る。基準電気信号はラインｂから入力され、アナ
ログ出力は出力ライン２５から出力される。
ツチトキヤパシタ方式で構成した一例である（第
２のＤ／Ａコンバータ２０も同様である）。第１
のＤ／Ａコンバータ１９は第１のスイツチトキヤ
パシタ回路２１、第２のスイツチトキヤパシタ回
路２２、これら回路の出力側に設けられた第１の
ゲート２３および第２のゲート２４からなつてい
る。基準電気信号はラインｂから入力され、アナ
ログ出力は出力ライン２５から出力される。
第１のスイツチトキヤパシタ回路２１は、コン
デンサC2とその充放電のための一対のスイツチ
φ1と、他の一対のスイツチφ2から構成されてい
る。このφ1とφ2は互いにオーバーラツプしない
クロツクによりオンオフされる。
デンサC2とその充放電のための一対のスイツチ
φ1と、他の一対のスイツチφ2から構成されてい
る。このφ1とφ2は互いにオーバーラツプしない
クロツクによりオンオフされる。
第２のスイツチトキヤパシタ回路２２は、コン
デンサC3とその充放電のために、上述と同様の
φ1とφ2のスイツチ対から構成されている。
デンサC3とその充放電のために、上述と同様の
φ1とφ2のスイツチ対から構成されている。
次に、この第１のＤ／Ａコンバータ１９の作用
を説明する。
を説明する。
φ1がオン、φ2がオフのとき、コンデンサC2は
放電され、コンデサC3は充電される。φ2がオン、
φ1がオフのときは、コンデンサC2は充電可能状
態となり、コンデンサC3は放電可能状態となる。
この時点で、ΔΣモジユレータ１０に含まれるフ
リツプフロツプ１８（第１図）が１ビツトデジタ
ル信号を出力するフリツプフロツプで構成されて
いる場合を考えると、その出力Ｑまたはにより
第１のゲート２３または第２のゲート２４のいず
れか一方が選択されてオンとなる。
放電され、コンデサC3は充電される。φ2がオン、
φ1がオフのときは、コンデンサC2は充電可能状
態となり、コンデンサC3は放電可能状態となる。
この時点で、ΔΣモジユレータ１０に含まれるフ
リツプフロツプ１８（第１図）が１ビツトデジタ
ル信号を出力するフリツプフロツプで構成されて
いる場合を考えると、その出力Ｑまたはにより
第１のゲート２３または第２のゲート２４のいず
れか一方が選択されてオンとなる。
Ｑがオンの時は第１のゲート２３がオンとな
り、基準信号の電位がそのままコンデンサC2を
充電しつつ出力ライン２５から負荷回路へ出力さ
れる。他方、がオンの時は第２のゲート２４が
オンとなり、コンデンサC3に充電されていた電
荷が、基準信号の電位と逆電位となつて出力ライ
ン２５から出力される。
り、基準信号の電位がそのままコンデンサC2を
充電しつつ出力ライン２５から負荷回路へ出力さ
れる。他方、がオンの時は第２のゲート２４が
オンとなり、コンデンサC3に充電されていた電
荷が、基準信号の電位と逆電位となつて出力ライ
ン２５から出力される。
このようにしてＱまたはのデジタル信号に応
答して、ラインｂより入力される基準信号は正ま
たは負のアナログ信号に変換されて、出力ライン
２５から出力される。
答して、ラインｂより入力される基準信号は正ま
たは負のアナログ信号に変換されて、出力ライン
２５から出力される。
第４Ａ図は、第３図に示したスイツチトキヤパ
シタで構成されたＤ／Ａコンバータを用いた、
ΔΣモジユレータの一例である。
シタで構成されたＤ／Ａコンバータを用いた、
ΔΣモジユレータの一例である。
ΔΣモジユレータ１００は、被演算信号の第１
のサンプリング部１０６と、演算増幅器１０２お
よび１０３、各演算増幅器の帰還用コンデンサ
C4およびC6、コンパレータ１０４、Ｄ型フリツ
プフロツプ１０５と、第１のＤ／Ａコンバータ１
９と、第２のサンプリング部１０７と、加算回路
１０８とから構成されている。なお、図中のφ1，
φ2およびＱ，は第３図において説明したもの
と同一の作用を行うものである。
のサンプリング部１０６と、演算増幅器１０２お
よび１０３、各演算増幅器の帰還用コンデンサ
C4およびC6、コンパレータ１０４、Ｄ型フリツ
プフロツプ１０５と、第１のＤ／Ａコンバータ１
９と、第２のサンプリング部１０７と、加算回路
１０８とから構成されている。なお、図中のφ1，
φ2およびＱ，は第３図において説明したもの
と同一の作用を行うものである。
ラインａから入力される被演算信号は、第１の
サンプリング部１０６においてφ1オン時にコン
デンサC1に充電されてサンプリングされ、φ2オ
ン時に加算点１０９を介して演算増幅器１０２へ
入り、ここで積分される。演算増幅器１０２の出
力は、φ1オン時に第２のサンプリング部１０７
のコンデンサC5に充電されてサンプリングされ、
さらにそれがφ2オン時に演算増幅器１０３へ入
り積分される。
サンプリング部１０６においてφ1オン時にコン
デンサC1に充電されてサンプリングされ、φ2オ
ン時に加算点１０９を介して演算増幅器１０２へ
入り、ここで積分される。演算増幅器１０２の出
力は、φ1オン時に第２のサンプリング部１０７
のコンデンサC5に充電されてサンプリングされ、
さらにそれがφ2オン時に演算増幅器１０３へ入
り積分される。
演算増幅器１０３の出力は、φ2オン時に加算
回路１０８のコンデンサC7を充電する。加算回
路１０８にはφ2オン時、さらに演算増幅器１０
２の出力が入り、コンデンサC8を充電する。こ
れら両出力は加算回路１０８で加算されてコンパ
レータ１０４へ入力され、大地電位と比較されて
“１”または“０”を出力する。
回路１０８のコンデンサC7を充電する。加算回
路１０８にはφ2オン時、さらに演算増幅器１０
２の出力が入り、コンデンサC8を充電する。こ
れら両出力は加算回路１０８で加算されてコンパ
レータ１０４へ入力され、大地電位と比較されて
“１”または“０”を出力する。
コンパレータ１０４の出力はフリツプフロツプ
１０５に入力され、ラインｓから供給されるサン
プリング周波数（fs）のクロツクパルス立上がり
でラツチされ、Ｑおよびの１ビツトのデジタル
信号が出力される。
１０５に入力され、ラインｓから供給されるサン
プリング周波数（fs）のクロツクパルス立上がり
でラツチされ、Ｑおよびの１ビツトのデジタル
信号が出力される。
第４Ｂ図は、第１図における第２のＤ／Ａコン
バータ２０およびローパスフイルタ３０をスイツ
チトキヤパシタを用い、かつ回路として一つにま
とめた一例である。スイツチキヤパシタ１１１お
よび１１２を含む第２のＤ／Ａコンバータ１１０
は、第３図に示される第１のＤ／Ａコンバータ１
９と同じ構成である。第２のＤ／Ａコンバータ１
１０の出力は、演算増幅器１１３の反転入力端に
供給され、非反転入力端にはアナログ大地電圧が
印加されている。演算増幅器１１３の出力ライン
０と反転入力端との間には、コンデンサC11およ
びスイツチトキヤパシタ１１４が接続されてい
る。
バータ２０およびローパスフイルタ３０をスイツ
チトキヤパシタを用い、かつ回路として一つにま
とめた一例である。スイツチキヤパシタ１１１お
よび１１２を含む第２のＤ／Ａコンバータ１１０
は、第３図に示される第１のＤ／Ａコンバータ１
９と同じ構成である。第２のＤ／Ａコンバータ１
１０の出力は、演算増幅器１１３の反転入力端に
供給され、非反転入力端にはアナログ大地電圧が
印加されている。演算増幅器１１３の出力ライン
０と反転入力端との間には、コンデンサC11およ
びスイツチトキヤパシタ１１４が接続されてい
る。
第２のＤ／Ａコンバータ１１０は、ΔΣモジユ
レータ１０の出力Ｑおよびにしたがつて、ライ
ンｃからの基準電気信号を、直接または反転して
演算増幅器１１３の反転入力端に出力する。スイ
ツチトキヤパシタ１１４は、φ1とφ2によるC10の
充放電作用によつて一種の帰還抵抗として働き、
スイツチトキヤパシタ１１１または１１２と共に
ローパスフイルタとして働く。すなわち、ΔΣモ
ジユレータ１０の出力Ｑおよびに従つて、基準
電気信号を直接または反転すると共に、その出力
から高周波成分を除き、出力ライン０に出力す
る。
レータ１０の出力Ｑおよびにしたがつて、ライ
ンｃからの基準電気信号を、直接または反転して
演算増幅器１１３の反転入力端に出力する。スイ
ツチトキヤパシタ１１４は、φ1とφ2によるC10の
充放電作用によつて一種の帰還抵抗として働き、
スイツチトキヤパシタ１１１または１１２と共に
ローパスフイルタとして働く。すなわち、ΔΣモ
ジユレータ１０の出力Ｑおよびに従つて、基準
電気信号を直接または反転すると共に、その出力
から高周波成分を除き、出力ライン０に出力す
る。
本発明を適用したアナログ演算回路では、乗
算、除算、伸長および圧縮の各演算およびこれら
の組合せ演算を実行するに際して、第１および第
２のＤ／Ａコンバータの少なくとも一方の基準信
号として演算信号（アナログ信号）を入力するこ
とによつて各種演算を実行することができる。
算、除算、伸長および圧縮の各演算およびこれら
の組合せ演算を実行するに際して、第１および第
２のＤ／Ａコンバータの少なくとも一方の基準信
号として演算信号（アナログ信号）を入力するこ
とによつて各種演算を実行することができる。
例えば
(1) 乗算；ラインａに被演算信号Ａ、ラインｃに
演算信号Ｅを入力し、ラインｂに一定の基準電
圧を印加することにより、ラインｏからＡ×Ｅ
の出力を得ることができる。
演算信号Ｅを入力し、ラインｂに一定の基準電
圧を印加することにより、ラインｏからＡ×Ｅ
の出力を得ることができる。
(2) 除算；ラインａに被演算信号Ａ、ラインｂに
演算信号Ｖを入力し、ラインｃに一定の基準電
圧を印加することにより、ラインｏからＡ／Ｖ
の出力を得ることができる。
演算信号Ｖを入力し、ラインｃに一定の基準電
圧を印加することにより、ラインｏからＡ／Ｖ
の出力を得ることができる。
(3) 伸長演算；ラインａに被演算信号Ａを入力
し、被演算信号Ａを整流／平均化回路（後述）
により処理した信号をラインｃに演算信号とし
て入力し、ラインｂに一定の基準電圧を印加す
ることにより、ラインｏからＡの伸長信号を得
ることができる。
し、被演算信号Ａを整流／平均化回路（後述）
により処理した信号をラインｃに演算信号とし
て入力し、ラインｂに一定の基準電圧を印加す
ることにより、ラインｏからＡの伸長信号を得
ることができる。
(4) 圧縮演算；ラインａに被演算信号Ａを入力
し、ラインｏの出力信号を整流／平均化回路
（後述）により処理した信号をラインｂに演算
信号として入力し、ラインｃに一定の基準電圧
を印加することにより、ラインｏからＡの圧縮
信号を得ることができる。
し、ラインｏの出力信号を整流／平均化回路
（後述）により処理した信号をラインｂに演算
信号として入力し、ラインｃに一定の基準電圧
を印加することにより、ラインｏからＡの圧縮
信号を得ることができる。
(5) 乗除算；ラインａに被演算信号、ラインｂに
演算信号Ｖ、ラインｃに演算信号Ｅを入力する
ことにより、ラインｏから（Ａ×Ｅ）／Ｖの出
力を得ることができる。
演算信号Ｖ、ラインｃに演算信号Ｅを入力する
ことにより、ラインｏから（Ａ×Ｅ）／Ｖの出
力を得ることができる。
(6) AGC（Automatic Gain Control）；
ラインａに被演算信号Ａを入力し、被演算信
号Ａを整流／平均化回路（後述）により処理し
た信号をラインｂに演算信号として入力し、ラ
インｃに一定の基準電圧を印加することによ
り、ラインｏからは、被演算信号Ａの平均レベ
ルが変化しても、出力として一定のアナログ信
号を得ることができる。
号Ａを整流／平均化回路（後述）により処理し
た信号をラインｂに演算信号として入力し、ラ
インｃに一定の基準電圧を印加することによ
り、ラインｏからは、被演算信号Ａの平均レベ
ルが変化しても、出力として一定のアナログ信
号を得ることができる。
(7) その他の組合せ；例えばラインａに被演算信
号を入力し、ラインｂに(4)の場合と同じ信号を
入力し、ラインｃに演算信号Ｅを入力すること
により、ラインｏから（Ａ×Ｅ）の圧縮信号が
得られる。またラインａに被演算信号Ａ、ライ
ンｂに演算信号Ｖを入力し、ラインｃに(3)の場
合と同じ信号を入力することにより、ラインｏ
から（Ａの伸長信号）／Ｖの出力を得ることが
できる。
号を入力し、ラインｂに(4)の場合と同じ信号を
入力し、ラインｃに演算信号Ｅを入力すること
により、ラインｏから（Ａ×Ｅ）の圧縮信号が
得られる。またラインａに被演算信号Ａ、ライ
ンｂに演算信号Ｖを入力し、ラインｃに(3)の場
合と同じ信号を入力することにより、ラインｏ
から（Ａの伸長信号）／Ｖの出力を得ることが
できる。
本発明に従つたアナログ演算回路は、このよう
に種々の演算を行うことができるが、もし２種以
上の演算信号を第１または第2D／Ａコンバータ
の基準電圧として供給するときは、別に加算器を
設けて、それらを予め加算すればよい。またライ
ンａに入力する被演算信号が複数信号のときも、
同様に加算器で加算してから入力すればよい。
に種々の演算を行うことができるが、もし２種以
上の演算信号を第１または第2D／Ａコンバータ
の基準電圧として供給するときは、別に加算器を
設けて、それらを予め加算すればよい。またライ
ンａに入力する被演算信号が複数信号のときも、
同様に加算器で加算してから入力すればよい。
ここで、ラインａ〜ｃに入力される各信号は、
回路構成によつて電圧信号または電流信号のいず
れをも入力することができる。
回路構成によつて電圧信号または電流信号のいず
れをも入力することができる。
次に、第１図に示したアナログ演算回路を用い
て、種々の演算を行わせる場合の具体例を示す。
て、種々の演算を行わせる場合の具体例を示す。
乗算回路
第５図は、乗算回路の基本構成を示すブロツク
図である。第１のＤ／Ａコンバータ１９の基準信
号は回路内部において一定値で供給し（図示せ
ず）、第２のＤ／Ａコンバータ２０の基準信号と
して、ラインｃへ第２Ｇ図のような正弦波Ｇの演
算信号を入力する。
図である。第１のＤ／Ａコンバータ１９の基準信
号は回路内部において一定値で供給し（図示せ
ず）、第２のＤ／Ａコンバータ２０の基準信号と
して、ラインｃへ第２Ｇ図のような正弦波Ｇの演
算信号を入力する。
ラインａへ被演算信号として第２Ｅ図のような
アナログ信号を入力すると、ラインｓより供給さ
れるクロツクパルスfsにより、第２Ｈ図のような
ＧとＥが掛け合わされたパルス密度のパルス信号
列がローパスフイルタ３０へ入力され、ローパス
フイルタ３０で高周波成分が除去され、ラインｏ
から第２Ｉ図のような乗算出力が得られる。
アナログ信号を入力すると、ラインｓより供給さ
れるクロツクパルスfsにより、第２Ｈ図のような
ＧとＥが掛け合わされたパルス密度のパルス信号
列がローパスフイルタ３０へ入力され、ローパス
フイルタ３０で高周波成分が除去され、ラインｏ
から第２Ｉ図のような乗算出力が得られる。
除算回路
第６図は、除算回路の基本構成を示すブロツク
図である。第２のＤ／Ａコンバータ２０の基準信
号は回路内部において一定値で供給し（図示せ
ず）、第１のＤ／Ａコンバータ１９の基準信号と
して、ラインｂへ第２Ｃ図のようなV1およびV2
の電流の演算信号を入力する。
図である。第２のＤ／Ａコンバータ２０の基準信
号は回路内部において一定値で供給し（図示せ
ず）、第１のＤ／Ａコンバータ１９の基準信号と
して、ラインｂへ第２Ｃ図のようなV1およびV2
の電流の演算信号を入力する。
ラインａの被演算信号として、第２Ａ図のよう
な振幅Ａの正弦波を入力すると、ラインｓより供
給されるクロツクパルスfsにより、第２Ｄ図のよ
うな(A)／V1または(A)／V2に比例したパルス密度
のパルス信号列がローパスフイルタ３０へ入力さ
れ、ローパスフイルタ３０で高周波成分が除去さ
れ、ラインｏから第２Ｊ図のような除算出力が得
られる。
な振幅Ａの正弦波を入力すると、ラインｓより供
給されるクロツクパルスfsにより、第２Ｄ図のよ
うな(A)／V1または(A)／V2に比例したパルス密度
のパルス信号列がローパスフイルタ３０へ入力さ
れ、ローパスフイルタ３０で高周波成分が除去さ
れ、ラインｏから第２Ｊ図のような除算出力が得
られる。
伸長回路
第７図は、伸長回路の基本構成を示すブロツク
図である。ラインａより入力される被演算信号
は、更に整流／平均化回路４０により処理され
て、ラインｃより第２のＤ／Ａコンバータ２０の
基準電気信号として入力される。一方、第１の
Ｄ／Ａコンバータ１９の基準信号は、回路内部に
おいて一定値で供給される。第２のＤ／Ａコバー
タ２０において、この基準電気信号はフリツプフ
ロツプ１８からのデジタル信号により正負のパル
ス密度のパルス信号列に変換され、更にローパス
フイルタ３０の出力としてラインｏから被演算信
号の伸長演算された信号が得られる。
図である。ラインａより入力される被演算信号
は、更に整流／平均化回路４０により処理され
て、ラインｃより第２のＤ／Ａコンバータ２０の
基準電気信号として入力される。一方、第１の
Ｄ／Ａコンバータ１９の基準信号は、回路内部に
おいて一定値で供給される。第２のＤ／Ａコバー
タ２０において、この基準電気信号はフリツプフ
ロツプ１８からのデジタル信号により正負のパル
ス密度のパルス信号列に変換され、更にローパス
フイルタ３０の出力としてラインｏから被演算信
号の伸長演算された信号が得られる。
第９図は、整流／平均化回路の基本構成を示す
ブロツク図である。整流／平均化回路は、整流回
路２０１とその出力側に接続された平均化回路２
０２から構成されている。整流回路２０１は、例
えばダイオード等を用いた全波または半波整流回
路を使用することができる。平均化回路２０２は
一種のローパスフイルタ回路で、例えば第９図の
ようにコンデンサC13と抵抗からなる帰還部を持
つ演算増幅器２０５によつて構成することができ
る。
ブロツク図である。整流／平均化回路は、整流回
路２０１とその出力側に接続された平均化回路２
０２から構成されている。整流回路２０１は、例
えばダイオード等を用いた全波または半波整流回
路を使用することができる。平均化回路２０２は
一種のローパスフイルタ回路で、例えば第９図の
ようにコンデンサC13と抵抗からなる帰還部を持
つ演算増幅器２０５によつて構成することができ
る。
第１０図は、第９図に示した整流／平均化回路
をスイツチト・キヤパシタを用いて構成した例で
ある。図示した回路構成は、第４Ｂ図において、
スイツチト・キヤパシタのゲート信号であるΔΣ
モジユレータ１０の出力Ｑおよびの代りに、コ
ンパレータ２０３とインバータ２０４の出力とを
ゲート信号としたものである。すなわち整流／平
均化回路は、入力ラインｄからの入力信号をコン
パレータ２０３で識別し、正であれば、スイツチ
ト・キヤパシタ２０７を介して、演算増幅器２０
５側に出力し、スイツチト・キヤパシタ２０８お
よびコンデンサC17により低周波成分のみを出力
する。
をスイツチト・キヤパシタを用いて構成した例で
ある。図示した回路構成は、第４Ｂ図において、
スイツチト・キヤパシタのゲート信号であるΔΣ
モジユレータ１０の出力Ｑおよびの代りに、コ
ンパレータ２０３とインバータ２０４の出力とを
ゲート信号としたものである。すなわち整流／平
均化回路は、入力ラインｄからの入力信号をコン
パレータ２０３で識別し、正であれば、スイツチ
ト・キヤパシタ２０７を介して、演算増幅器２０
５側に出力し、スイツチト・キヤパシタ２０８お
よびコンデンサC17により低周波成分のみを出力
する。
他方、入力ラインｄからの信号が負であれば、
コンパレータ２０３の出力をインバータ２０４で
反転させ、スイツチト・キヤパシタ２０６の出力
ゲートをオンさせる。そして、スイツチト・キヤ
パシタ２０６および２０８、コンデンサC17およ
び演算増幅器２０５により入力ラインｄからの信
号は反転され、低周波成分のみが出力される。
コンパレータ２０３の出力をインバータ２０４で
反転させ、スイツチト・キヤパシタ２０６の出力
ゲートをオンさせる。そして、スイツチト・キヤ
パシタ２０６および２０８、コンデンサC17およ
び演算増幅器２０５により入力ラインｄからの信
号は反転され、低周波成分のみが出力される。
以上のように整流／平均化回路は、入力ライン
ｄからの信号が正であれば正のまま、負であれば
反転して正にすることにより整流動作を行ない、
低周波成分を出力することにより、平均化を行
う。なお、ローパスフイルタの特性としては、第
４Ｂ図の場合よりも低いカツトオフ周波数が望ま
しい。
ｄからの信号が正であれば正のまま、負であれば
反転して正にすることにより整流動作を行ない、
低周波成分を出力することにより、平均化を行
う。なお、ローパスフイルタの特性としては、第
４Ｂ図の場合よりも低いカツトオフ周波数が望ま
しい。
再び第７図に戻り、これを説明する。
第７図において、ラインａに被演算信号とし
て、例えば第１１Ａ図に示すような最大振幅Ｘの
アナログ信号を入力すると、ΔΣモジユーレータ
１０の出力は第１１Ｂ図に示すようにアナログ信
号（第１１Ａ図）に比例したパルス密度のパルス
信号が得られる。
て、例えば第１１Ａ図に示すような最大振幅Ｘの
アナログ信号を入力すると、ΔΣモジユーレータ
１０の出力は第１１Ｂ図に示すようにアナログ信
号（第１１Ａ図）に比例したパルス密度のパルス
信号が得られる。
一方、同じ最大振幅Ｘのアナログ信号（第１１
Ａ図）は、整流／平均化回路４０にも加えられ、
振幅αで表わされるアナログ信号出力が得られる
（図示せず）。
Ａ図）は、整流／平均化回路４０にも加えられ、
振幅αで表わされるアナログ信号出力が得られる
（図示せず）。
第２のＤ／Ａコンバータ２０の出力は第１１Ｃ
図に示すように、パルス密度が最大振幅Ｘを有す
るアナログ信号の振幅に比例し、振幅が整流／平
均化回路４０で整流／平均化された振幅αで表わ
されるパルス状の波形となる。
図に示すように、パルス密度が最大振幅Ｘを有す
るアナログ信号の振幅に比例し、振幅が整流／平
均化回路４０で整流／平均化された振幅αで表わ
されるパルス状の波形となる。
この出力をローパスフイルタ３０を通過させる
ことにより、元のアナログ信号と同じ波形で、振
幅がＸで表わされる第１１Ｄ図に示すような出力
信号が得られる。
ことにより、元のアナログ信号と同じ波形で、振
幅がＸで表わされる第１１Ｄ図に示すような出力
信号が得られる。
次に、入力ラインａに最大振幅Ｙのアナログ信
号を入力すると（第１１Ａ図参照）、整流／平均
化回路４０の出力はβとなり、上記のＸ，Ｙ，
α，βにおいては Ｙ／Ｘ＝β／α の関係が成立する。
号を入力すると（第１１Ａ図参照）、整流／平均
化回路４０の出力はβとなり、上記のＸ，Ｙ，
α，βにおいては Ｙ／Ｘ＝β／α の関係が成立する。
さらにΔΣモジユレータ１０の出力のパルス密
度も変化し、Ｙ／Ｘ倍となる。なお、第１１Ｂ図
ではパルス密度を変えて表わしてないが、実際に
は変化している。
度も変化し、Ｙ／Ｘ倍となる。なお、第１１Ｂ図
ではパルス密度を変えて表わしてないが、実際に
は変化している。
従つて、ローパスフイルタ３０を通過させて得
られる最大振幅Ｙのアナログ信号の振幅は、最大
振幅Ｘのアナログ信号の場合に比べて、入力信号
の信号がβ／α倍、パルス密度がＹ／Ｘ倍されて
いるので、 ｙ／ｘ＝（β／α）・（Ｙ／Ｘ） ＝（Ｙ／Ｘ）・（Ｙ／Ｘ）＝（Ｙ／Ｘ）2 となり、最初の最大振幅Ｘのアナログ信号との振
幅比の２乗の振幅比を有することになる。
られる最大振幅Ｙのアナログ信号の振幅は、最大
振幅Ｘのアナログ信号の場合に比べて、入力信号
の信号がβ／α倍、パルス密度がＹ／Ｘ倍されて
いるので、 ｙ／ｘ＝（β／α）・（Ｙ／Ｘ） ＝（Ｙ／Ｘ）・（Ｙ／Ｘ）＝（Ｙ／Ｘ）2 となり、最初の最大振幅Ｘのアナログ信号との振
幅比の２乗の振幅比を有することになる。
以上は、ＸおよびＹを一定の振幅、従つてα，
βも一定として説明してきたが、ＸおよびＹをそ
れぞれ任意の振幅を有するアナログ信号とすれ
ば、αおよびβもそれに対応する振幅とパルス密
度を有するので、上式の関係は維持され、入力信
号のダイナミツクレンジを拡大させ伸長回路の機
能が果たされる。
βも一定として説明してきたが、ＸおよびＹをそ
れぞれ任意の振幅を有するアナログ信号とすれ
ば、αおよびβもそれに対応する振幅とパルス密
度を有するので、上式の関係は維持され、入力信
号のダイナミツクレンジを拡大させ伸長回路の機
能が果たされる。
圧縮回路
第８図は、圧縮回路の基本構成を示すブロツク
図である。被演算信号はラインａから入力され
る。一方、ラインｏへの出力されるアナログ出力
信号は、更に整流／平均化回路５０により処理さ
れ、ラインｂより第１のＤ／Ａコンバータ１９の
基準信号として入力される。第２のＤ／Ａコンバ
ータ２０の基準信号は回路内において、一定値で
供給される。整流／平均化回路５０は、伸長回路
で用いたものと同様のものを用いることができ
る。
図である。被演算信号はラインａから入力され
る。一方、ラインｏへの出力されるアナログ出力
信号は、更に整流／平均化回路５０により処理さ
れ、ラインｂより第１のＤ／Ａコンバータ１９の
基準信号として入力される。第２のＤ／Ａコンバ
ータ２０の基準信号は回路内において、一定値で
供給される。整流／平均化回路５０は、伸長回路
で用いたものと同様のものを用いることができ
る。
第８図において、入力ラインａに例えば第２Ａ
図に示す最大振幅Ａのアナログ信号を入力し、第
１のＤ／Ａコンバータ１９の基準電気信号として
振幅Ｂ（後述）を有する信号を入力すると、ΔΣモ
ジユレータ１０は第２Ｄ図に示すようにＡ／Ｂに
比例したパルス密度のパルス信号を出力する。こ
のパルス信号を第２のＤ／Ａコンバータ２０およ
びローパスフイルタ３０を通過させることによ
り、出力ラインｏから、第２Ｋ図に示す最大振幅
ａのような信号が出力される。
図に示す最大振幅Ａのアナログ信号を入力し、第
１のＤ／Ａコンバータ１９の基準電気信号として
振幅Ｂ（後述）を有する信号を入力すると、ΔΣモ
ジユレータ１０は第２Ｄ図に示すようにＡ／Ｂに
比例したパルス密度のパルス信号を出力する。こ
のパルス信号を第２のＤ／Ａコンバータ２０およ
びローパスフイルタ３０を通過させることによ
り、出力ラインｏから、第２Ｋ図に示す最大振幅
ａのような信号が出力される。
ここで、第２Ｋ図に示す信号を整流／平均化回
路５０を通すことにより、振幅Ｂの基準信号が得
られる。
路５０を通すことにより、振幅Ｂの基準信号が得
られる。
上述した振幅ａはＡ／Ｂに比例しており、Ｂは
ａに比例しているので、結局 ａ＝k1Ａ／Ｂ＝K1A・（１／K2a） となり ａ＝√1・2・√ と表わされ、ラインｏからの出力アナログ信号
は、入力ラインａから入力させる被演算信号の平
方根に比例したものとなり、被演算信号のダイナ
ミツクレンジ（対数）を半分に圧縮することがで
きる。
ａに比例しているので、結局 ａ＝k1Ａ／Ｂ＝K1A・（１／K2a） となり ａ＝√1・2・√ と表わされ、ラインｏからの出力アナログ信号
は、入力ラインａから入力させる被演算信号の平
方根に比例したものとなり、被演算信号のダイナ
ミツクレンジ（対数）を半分に圧縮することがで
きる。
なお、被演算信号が零に近づくとラインｏから
の出力信号も零に近づくため、第１のＤ／Ａコン
バータに入力される基準信号も零に近づいてしま
い、動作が不安定になる場合がある。
の出力信号も零に近づくため、第１のＤ／Ａコン
バータに入力される基準信号も零に近づいてしま
い、動作が不安定になる場合がある。
この場合には、整流／平均化回路５０とは別に
最小出力設定回路３００（第１２図参照）を設
け、整流／平均化回路５０の出力が最小出力設定
回路３００の出力以下になつたとき、第１のＤ／
Ａコンバータ１９に入力される整流／平均化回路
５０の出力から最小出力設定回路３００の出力へ
切換えるようにすれば、上述した不安定動作を回
避することができる。
最小出力設定回路３００（第１２図参照）を設
け、整流／平均化回路５０の出力が最小出力設定
回路３００の出力以下になつたとき、第１のＤ／
Ａコンバータ１９に入力される整流／平均化回路
５０の出力から最小出力設定回路３００の出力へ
切換えるようにすれば、上述した不安定動作を回
避することができる。
第１２図示したに最小出力設定回路３００につ
いて、以下にさらに詳しく説明する。
いて、以下にさらに詳しく説明する。
ΔΣモジユレータ１０、第２のＤ／Ａコンバー
タ２０、ローパスフイルタ３０および整流／平均
回路５０は上述したとおりである。最小出力設定
回路３００は、整流／平均化回路５０の出力が小
さくなり、演算回路が不安定になり始める電圧を
設定する。ここでは、例えば10ｍＶに設定したと
すると、コンパレータ３０１は整流／平均化回路
５０の出力電圧と最小出力設定回路３００の出力
電圧とを比較する。そして、整流／平均化回路５
０の出力電圧が10ｍＶ以下になると、コンパレー
タ３０１からの信号により、スイツチ３０２が切
換えられ、第１のＤ／Ａコンバータ１９（第８図
参照）の入力ラインｂに入力される信号は、整
流／平均化回路５０の出力から最小出力設定回路
３００の出力に切換えられる。入力ラインｂに最
小出力設定回路３００の出力が入力されている
間、アナログ演算回路の出力は、被演算信号に比
例した信号となり、アナログ演算回路は安定す
る。
タ２０、ローパスフイルタ３０および整流／平均
回路５０は上述したとおりである。最小出力設定
回路３００は、整流／平均化回路５０の出力が小
さくなり、演算回路が不安定になり始める電圧を
設定する。ここでは、例えば10ｍＶに設定したと
すると、コンパレータ３０１は整流／平均化回路
５０の出力電圧と最小出力設定回路３００の出力
電圧とを比較する。そして、整流／平均化回路５
０の出力電圧が10ｍＶ以下になると、コンパレー
タ３０１からの信号により、スイツチ３０２が切
換えられ、第１のＤ／Ａコンバータ１９（第８図
参照）の入力ラインｂに入力される信号は、整
流／平均化回路５０の出力から最小出力設定回路
３００の出力に切換えられる。入力ラインｂに最
小出力設定回路３００の出力が入力されている
間、アナログ演算回路の出力は、被演算信号に比
例した信号となり、アナログ演算回路は安定す
る。
最小出力設定回路３００の出力電圧は、低いほ
ど圧縮領域が広がり、比例領域が狭くなるが、不
安定になりやすくなる。また、出力電圧が高いほ
ど、安定になりやすいが、圧縮領域が狭くなるこ
とになる。
ど圧縮領域が広がり、比例領域が狭くなるが、不
安定になりやすくなる。また、出力電圧が高いほ
ど、安定になりやすいが、圧縮領域が狭くなるこ
とになる。
［発明の効果］
これまで述べてきたように、本発明では、ΔΣ
モジユレータとＤ／Ａコンバータとローパスフイ
ルタとを用い、第１および第２のＤ／Ａコンバー
タの基準信号として、いずれか一方または両方に
演算信号を加えることによつて、乗算、除算、伸
長、圧縮またはその組合せの演算を行うことがで
きる。
モジユレータとＤ／Ａコンバータとローパスフイ
ルタとを用い、第１および第２のＤ／Ａコンバー
タの基準信号として、いずれか一方または両方に
演算信号を加えることによつて、乗算、除算、伸
長、圧縮またはその組合せの演算を行うことがで
きる。
さらに本発明によれば、回路構成が簡単で、
MOS−LSI化して小型化することのできるアナ
ログ演算回路を提供できる。しかも、種々の演算
回路は共通な回路を使用できるため、ライブラリ
化して、設計時間の短縮や、他の回路との組合せ
でのシステム化が可能となる。
MOS−LSI化して小型化することのできるアナ
ログ演算回路を提供できる。しかも、種々の演算
回路は共通な回路を使用できるため、ライブラリ
化して、設計時間の短縮や、他の回路との組合せ
でのシステム化が可能となる。
第１図は本発明のアナログ演算回路の基本構成
を示すブロツク図である。第２Ａ図〜第２Ｋ図は
本発明のアナログ演算回路の各部の信号波形を示
す図である。第３図は本発明のアナログ演算回路
における第１または第２のＤ／Ａコンバータの一
例を示すブロツク図である。第４Ａ図は本発明の
アナログ演算回路におけるΔΣモジユレータの一
例を示すブロツク図である。第４Ｂ図は本発明の
アナログ演算回路における第２のＤ／Ａコンバー
タとローパスフイルタを一体的な回路で構成した
一例のブロツク図である。第５図は本発明のアナ
ログ演算回路を乗算回路として使用した一例を示
すブロツク図である。第６図は本発明のアナログ
演算回路を除算回路として使用した一例を示すブ
ロツク図である。第７図は本発明のアナログ演算
回路を伸長回路として使用した一例を示すブロツ
ク図である。第８図は本発明のアナログ演算回路
を圧縮回路として使用した一例を示すブロツク図
である。第９図は本発明のアナログ演算回路に使
用する整流／平均化回路の一例を示す概念的ブロ
ツク図である。第１０図は第９図に示したブロツ
ク図をより具体化した一例を示すブロツク図であ
る。第１１Ａ図〜第１１Ｄ図は第７図における各
部の信号波形を示す図である。第１２図は第８図
に示した圧縮回路に最小出力設定部を設けた一例
を示すブロツク図である。 １０……△Σモジユレータ、１９，２０……
Ｄ／Ａコンバータ、３０……ローパスフイルタ。
を示すブロツク図である。第２Ａ図〜第２Ｋ図は
本発明のアナログ演算回路の各部の信号波形を示
す図である。第３図は本発明のアナログ演算回路
における第１または第２のＤ／Ａコンバータの一
例を示すブロツク図である。第４Ａ図は本発明の
アナログ演算回路におけるΔΣモジユレータの一
例を示すブロツク図である。第４Ｂ図は本発明の
アナログ演算回路における第２のＤ／Ａコンバー
タとローパスフイルタを一体的な回路で構成した
一例のブロツク図である。第５図は本発明のアナ
ログ演算回路を乗算回路として使用した一例を示
すブロツク図である。第６図は本発明のアナログ
演算回路を除算回路として使用した一例を示すブ
ロツク図である。第７図は本発明のアナログ演算
回路を伸長回路として使用した一例を示すブロツ
ク図である。第８図は本発明のアナログ演算回路
を圧縮回路として使用した一例を示すブロツク図
である。第９図は本発明のアナログ演算回路に使
用する整流／平均化回路の一例を示す概念的ブロ
ツク図である。第１０図は第９図に示したブロツ
ク図をより具体化した一例を示すブロツク図であ
る。第１１Ａ図〜第１１Ｄ図は第７図における各
部の信号波形を示す図である。第１２図は第８図
に示した圧縮回路に最小出力設定部を設けた一例
を示すブロツク図である。 １０……△Σモジユレータ、１９，２０……
Ｄ／Ａコンバータ、３０……ローパスフイルタ。
Claims (1)
- 【特許請求の範囲】 １ 被演算信号と演算信号を入力し、演算結果を
出力するアナログ演算回路において、 前記被演算信号を所定のサンプリング周波数に
よりサンプルしてデジタル信号を出力するＡ／Ｄ
変換手段と、前記デジタル信号を入力し第１の基
準信号に応答して正負の第１アナログ信号を出力
し、該アナログ信号を前記Ａ／Ｄ変換手段の差分
入力として帰還する第１のＤ／Ａ変換手段とを有
するΔΣ変調手段と、 前記デジタル信号を入力し、第２の基準信号に
応答して正負の第２アナログ信号を出力する第２
のＤ／Ａ変換手段と、 前記第２アナログ信号を入力し、演算結果であ
るアナログ信号を出力するローパスフイルタと を備え、前記第１の基準信号および前記第２の基
準信号のうち少なくとも一方を前記演算信号とし
たことを特徴とするアナログ演算回路。
Applications Claiming Priority (8)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP14049288 | 1988-06-09 | ||
| JP63-140492 | 1988-06-09 | ||
| JP63-190683 | 1988-08-01 | ||
| JP19068388 | 1988-08-01 | ||
| JP63-193384 | 1988-08-04 | ||
| JP63-193385 | 1988-08-04 | ||
| JP19338488 | 1988-08-04 | ||
| JP19338588 | 1988-08-04 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02138609A JPH02138609A (ja) | 1990-05-28 |
| JPH0542032B2 true JPH0542032B2 (ja) | 1993-06-25 |
Family
ID=27472303
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1145233A Granted JPH02138609A (ja) | 1988-06-09 | 1989-06-09 | アナログ演算回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5150324A (ja) |
| EP (1) | EP0381764B1 (ja) |
| JP (1) | JPH02138609A (ja) |
| WO (1) | WO1989012280A1 (ja) |
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