JPH0542817B2 - - Google Patents
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- Publication number
- JPH0542817B2 JPH0542817B2 JP56160688A JP16068881A JPH0542817B2 JP H0542817 B2 JPH0542817 B2 JP H0542817B2 JP 56160688 A JP56160688 A JP 56160688A JP 16068881 A JP16068881 A JP 16068881A JP H0542817 B2 JPH0542817 B2 JP H0542817B2
- Authority
- JP
- Japan
- Prior art keywords
- film
- layer
- polycrystalline silicon
- oxide film
- silicon film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Landscapes
- Weting (AREA)
Description
【発明の詳細な説明】
本発明はシリコンゲートトランジスターあるい
は薄膜トランジスター等の半導体装置における多
結晶シリコン膜の蝕刻、ならびに表面処理方法に
関する。
は薄膜トランジスター等の半導体装置における多
結晶シリコン膜の蝕刻、ならびに表面処理方法に
関する。
周知の如く多結晶シリコン膜はシリコンゲート
トランジスターはもとより、今や薄膜トランジス
ターへとその応用範囲を拡げつつある。
トランジスターはもとより、今や薄膜トランジス
ターへとその応用範囲を拡げつつある。
特に最近ではガラスあるいは石英板上に多結晶
シリコン膜を形成しアクテイブマトリクス回路を
構成してなる平板型液晶デイスプレーが報告され
ており低コストでしかも大型パネル化が可能なデ
イスペレーとして将来を有望視されている。
シリコン膜を形成しアクテイブマトリクス回路を
構成してなる平板型液晶デイスプレーが報告され
ており低コストでしかも大型パネル化が可能なデ
イスペレーとして将来を有望視されている。
従来多結晶シリコン膜は基板上に形成された酸
化膜等の絶縁皮膜上に約600℃前後の炉中にて
SiH4（モノシランガス）を分解させて形成され
る。この多結晶シリコン膜の形成の目的は一般的
にはゲート電極としてあるいは配線用としてさら
には薄膜トランジスター用である。
化膜等の絶縁皮膜上に約600℃前後の炉中にて
SiH4（モノシランガス）を分解させて形成され
る。この多結晶シリコン膜の形成の目的は一般的
にはゲート電極としてあるいは配線用としてさら
には薄膜トランジスター用である。
本発明はこれら多結晶シリコン膜のパターン形
成時及びその後の表面処理等において従来発生し
ている前記多結晶シリコン膜と下層の絶縁膜界面
周辺部のいわゆるえぐれ状態を防止するものであ
るが従来の界面周辺部におけるえぐれの発生状況
を薄膜トランジスタにおける製造工程をおつて説
明する。
成時及びその後の表面処理等において従来発生し
ている前記多結晶シリコン膜と下層の絶縁膜界面
周辺部のいわゆるえぐれ状態を防止するものであ
るが従来の界面周辺部におけるえぐれの発生状況
を薄膜トランジスタにおける製造工程をおつて説
明する。
第１図は従来の一般的な薄膜トランジスターの
製造工程を示す断面図ある。
製造工程を示す断面図ある。
先ず第１図ａの如く石英基板１上にCVD酸化
膜２を被着しさらに多結晶シリコン膜３を形成す
る。
膜２を被着しさらに多結晶シリコン膜３を形成す
る。
次に第１図−ｂで前記多結晶シリコン膜３を写
真蝕刻し所定のパターニングを行ない表出してい
る多結晶シリコン膜表面層を熱酸化しゲート膜４
を形成し、つづいて基板全面に多結晶シリコン膜
５を形成する。
真蝕刻し所定のパターニングを行ない表出してい
る多結晶シリコン膜表面層を熱酸化しゲート膜４
を形成し、つづいて基板全面に多結晶シリコン膜
５を形成する。
次に第１図ｃの如く前記多結晶シリコン膜５を
写真蝕刻しさらに表出したゲート酸化膜４を除去
する。この際第１層の多結晶シリコン膜界面の
CVD酸化膜２はパターン周辺部においてアンダ
ーエツチされえぐれを生ずる。このえぐれ量は当
然のことながらゲート酸化膜４のパターン周辺部
のえぐれ量に較べて過剰エツチングの分だけ大き
くなる。
写真蝕刻しさらに表出したゲート酸化膜４を除去
する。この際第１層の多結晶シリコン膜界面の
CVD酸化膜２はパターン周辺部においてアンダ
ーエツチされえぐれを生ずる。このえぐれ量は当
然のことながらゲート酸化膜４のパターン周辺部
のえぐれ量に較べて過剰エツチングの分だけ大き
くなる。
次に表出する第１及び第２の多結晶シリコン膜
中に熱拡散方式にてリン拡散しソース、ドレイン
部等を形成する。
中に熱拡散方式にてリン拡散しソース、ドレイン
部等を形成する。
次に第１図ｄの如く基板全面にCVD酸化膜６
を形成後写真蝕刻にてコンタクトホールを開孔
し、さらにアルミーシリコン合金をスパツタして
金属配線７を形成する。
を形成後写真蝕刻にてコンタクトホールを開孔
し、さらにアルミーシリコン合金をスパツタして
金属配線７を形成する。
以上の如く従来の製造方法においては第２層目
の多結晶シリコン膜のパターニングの後拡散工程
のために必ずゲート酸化膜のエツチング工程が入
りこのエツチングのために第１層目の多結晶シリ
コン膜とCVD酸化膜の界面周辺部はえぐれを生
じる。さらに熱拡散工程におけるリンガラス層の
除去のためのエツチング工程が追加されるため、
前記えぐれは、さらに拡大され第３図の如く大き
な空間が生じることになる。
の多結晶シリコン膜のパターニングの後拡散工程
のために必ずゲート酸化膜のエツチング工程が入
りこのエツチングのために第１層目の多結晶シリ
コン膜とCVD酸化膜の界面周辺部はえぐれを生
じる。さらに熱拡散工程におけるリンガラス層の
除去のためのエツチング工程が追加されるため、
前記えぐれは、さらに拡大され第３図の如く大き
な空間が生じることになる。
このえぐれは第１に後工程におけるCVD酸化
膜のカバレージに悪影響を与える。仮りにこのえ
ぐれ部分がCVD酸化膜によつてカバーされたと
してもこの空間部を完全に埋め尽くすことは不可
能であり残存するガスが後工程における熱処理に
よりCVD酸化膜の段差部におけるクラツク発生
の原因となる。さらにこのクラツクの発生あるい
はステツプカバレージの不完全なものが次の電極
配線の断線に起因することになり初期歩留りの低
下は勿論のこと長期信頼性に悪影響を与える結果
となる。
膜のカバレージに悪影響を与える。仮りにこのえ
ぐれ部分がCVD酸化膜によつてカバーされたと
してもこの空間部を完全に埋め尽くすことは不可
能であり残存するガスが後工程における熱処理に
よりCVD酸化膜の段差部におけるクラツク発生
の原因となる。さらにこのクラツクの発生あるい
はステツプカバレージの不完全なものが次の電極
配線の断線に起因することになり初期歩留りの低
下は勿論のこと長期信頼性に悪影響を与える結果
となる。
又ゲート膜周辺部のえぐれも同様のことが云え
るがこのえぐれがトランジスターのリーク原因や
耐圧の低下にもつながることが考えられるため多
結晶シリコン膜下のえぐれを極力押えることが望
まれている。
るがこのえぐれがトランジスターのリーク原因や
耐圧の低下にもつながることが考えられるため多
結晶シリコン膜下のえぐれを極力押えることが望
まれている。
本発明は以上の様な従来方式の欠点を除去し多
結晶シリコン膜下のえぐれを防止する方式を提供
するものであり以下に１実施例をもとに詳細に説
明する。
結晶シリコン膜下のえぐれを防止する方式を提供
するものであり以下に１実施例をもとに詳細に説
明する。
第２図ａ〜ｄは本発明における製造工程を工程
順に図示した基板断面図である。
順に図示した基板断面図である。
先ず第２図ａにおいて石英基板上にCVD酸化
膜２を約5000Å被覆する。さらにこのCVD酸化
膜上に第１層目の多結晶シリコン膜を減圧CVD
炉にて約600℃中で気相生長させ3000Åの膜厚に
て形成する。
膜２を約5000Å被覆する。さらにこのCVD酸化
膜上に第１層目の多結晶シリコン膜を減圧CVD
炉にて約600℃中で気相生長させ3000Åの膜厚に
て形成する。
次に第２図ｂの如く写真蝕刻法にて前記第１層
目の多結晶シリコン膜３を加工する。
目の多結晶シリコン膜３を加工する。
この工程においての多結晶シリコン膜のエツチ
ングはドライエツチング法にて行ない反応ガスは
CV4（フレオン）を用いた。さらに本工程におい
てのエツチングは、CVD酸化膜が表出するまで
行なわず多結晶シリコン膜が約500Å程度残つた
所でエツチングを停止する方式を採用した。
ングはドライエツチング法にて行ない反応ガスは
CV4（フレオン）を用いた。さらに本工程におい
てのエツチングは、CVD酸化膜が表出するまで
行なわず多結晶シリコン膜が約500Å程度残つた
所でエツチングを停止する方式を採用した。
この際の残膜厚の制御はプラズマ出力及びフレ
オンガス量さらにはエツチング時間等を実験的に
もとめることにより可能である。
オンガス量さらにはエツチング時間等を実験的に
もとめることにより可能である。
次に表出する多結晶シリコン膜表面に1100℃50
分のドライ酸化法にてゲート膜４を約1000Å形成
する。
分のドライ酸化法にてゲート膜４を約1000Å形成
する。
この際前記工程にて残存せしめた多結晶シリコ
ン膜約500Åは完全に酸化され絶縁膜となる。
ン膜約500Åは完全に酸化され絶縁膜となる。
つづいてゲート膜４上に第２層目の多結晶シル
コン膜５を約3000Å形成する。
コン膜５を約3000Å形成する。
次に第２図ｃの如く多結晶シリコン膜５を写真
蝕刻し所定のパターンを形成後該多結晶シリコン
パターンをマスクに表出するゲート酸化膜をエツ
チングする。
蝕刻し所定のパターンを形成後該多結晶シリコン
パターンをマスクに表出するゲート酸化膜をエツ
チングする。
この際ゲート膜周辺部はゲート膜厚に相当する
アンターエツチングが起こるが量的にはわずかな
えぐれである。しかし、第１層目多結晶シリコン
膜のパターン周辺部のCVD酸化膜上には酸化膜
があり、該酸化膜が先にエツチングされるため、
該CVD酸化膜がゲート酸化膜のエツチング時に
エツチングされる時間は、従来の工程に比べ半分
以下になる。よつて、フイールド膜のえぐれは微
小になり、電極配線の断線を大幅に低減すること
ができる。
アンターエツチングが起こるが量的にはわずかな
えぐれである。しかし、第１層目多結晶シリコン
膜のパターン周辺部のCVD酸化膜上には酸化膜
があり、該酸化膜が先にエツチングされるため、
該CVD酸化膜がゲート酸化膜のエツチング時に
エツチングされる時間は、従来の工程に比べ半分
以下になる。よつて、フイールド膜のえぐれは微
小になり、電極配線の断線を大幅に低減すること
ができる。
工程はその後960℃のN+拡散を行ない多結晶シ
リコン膜中にソース、ドレイン部を形成する。
リコン膜中にソース、ドレイン部を形成する。
この際基板表面に形成されるリンガラス膜は希
釈された弗酸にて短時間エツチングし除去する。
釈された弗酸にて短時間エツチングし除去する。
次に表出面全体をCVD酸化膜６で被覆しコン
タクトホールを開孔する。
タクトホールを開孔する。
さらにアルミシリコン合金をスパツタし電極配
線７を形成する。
線７を形成する。
以上の如く本発明は多結晶シリコン膜のエツチ
ングの際エツチング面の多結晶シリコン膜をわず
か残存させこの多結晶シリコン膜を次工程にて熱
酸化し絶縁膜とすることにより、後工程における
酸化膜のエツチング工程によるフイールド膜のえ
ぐれ現像を防止するとともにフイールド膜と多結
晶シリコン膜との段差も減少し特に電極配線の断
線防止に大きな効果をもとらすものである。
ングの際エツチング面の多結晶シリコン膜をわず
か残存させこの多結晶シリコン膜を次工程にて熱
酸化し絶縁膜とすることにより、後工程における
酸化膜のエツチング工程によるフイールド膜のえ
ぐれ現像を防止するとともにフイールド膜と多結
晶シリコン膜との段差も減少し特に電極配線の断
線防止に大きな効果をもとらすものである。
なお本発明の実施例においては多結晶シリコン
膜を用いた薄膜トランジスターの製法について、
しかも第１層目の多結晶シリコン膜への適用例を
示してあるが本発明の効果はシリコンゲートトラ
ンジスターにおける多結晶シリコン膜の加工時に
おいてもさらに前記実施例における第２層目の多
結晶シリコン膜への適用が可能である。
膜を用いた薄膜トランジスターの製法について、
しかも第１層目の多結晶シリコン膜への適用例を
示してあるが本発明の効果はシリコンゲートトラ
ンジスターにおける多結晶シリコン膜の加工時に
おいてもさらに前記実施例における第２層目の多
結晶シリコン膜への適用が可能である。
特にゲート酸化膜上の多結晶シリコン膜への適
用では断線防止の効果は勿論であるがえぐれ現像
から生ずるトランジスターのリーク現像あるいは
耐圧の低下等に対する効果も大きいことが立証さ
れている。
用では断線防止の効果は勿論であるがえぐれ現像
から生ずるトランジスターのリーク現像あるいは
耐圧の低下等に対する効果も大きいことが立証さ
れている。
上述の如く本発明は、絶縁基板上に第１層目の
酸化膜を形成する工程と、該第１層目の酸化膜上
に第１層目のシリコン膜を形成する工程と、該第
１層目のシリコン膜を任意の形状にエツチング
し、島状領域とこの島状領域に接する薄層化され
た残存膜領域を形成する工程と、該島状領域の表
面と、該残存膜の全てとを酸化する工程と、該酸
化によつて形成された第２層目の酸化膜上にゲー
ト電極を形成する工程と、該ゲート電極および該
第２層目の酸化膜を所定の形状にエツチングする
工程と、該ゲート電極および該第２層目の酸化膜
をエツチングする工程後、層間絶縁膜を形成する
工程と、該第１層目のシリコン膜上の該層間絶縁
膜にコンタクトホールを形成する工程と、該コン
タクトホール上に、電極配線を形成する工程とを
有するので、フイールド膜のえぐれが微小にな
り、電極配線の断線を低減でき、歩留まりの向上
に寄与できる。
酸化膜を形成する工程と、該第１層目の酸化膜上
に第１層目のシリコン膜を形成する工程と、該第
１層目のシリコン膜を任意の形状にエツチング
し、島状領域とこの島状領域に接する薄層化され
た残存膜領域を形成する工程と、該島状領域の表
面と、該残存膜の全てとを酸化する工程と、該酸
化によつて形成された第２層目の酸化膜上にゲー
ト電極を形成する工程と、該ゲート電極および該
第２層目の酸化膜を所定の形状にエツチングする
工程と、該ゲート電極および該第２層目の酸化膜
をエツチングする工程後、層間絶縁膜を形成する
工程と、該第１層目のシリコン膜上の該層間絶縁
膜にコンタクトホールを形成する工程と、該コン
タクトホール上に、電極配線を形成する工程とを
有するので、フイールド膜のえぐれが微小にな
り、電極配線の断線を低減でき、歩留まりの向上
に寄与できる。
第１図ａ〜ｄは従来の多結晶シリコン膜を用い
た薄膜トランジスターの製造工程を示す断面図で
ある。第２図ａ〜ｄは本発明を適用した薄膜トラ
ンジスターの製造工程を示す断面図である。第３
図は従来の製造工程中に生ずるフイールド酸化膜
のえぐれ現象を示す断面図であり第１図ｄのＡ部
の拡大図である。第４図は本発明を適用した製造
工程によりフイールド酸化膜にえぐれが生じてい
ないことを示す断面図であり第２図ｄのＢ部拡大
断面図である。 １……石英基板、２……CVD酸化膜、３……
多結晶シリコン膜、４……ゲート酸化膜、５……
多結晶シリコン膜、６……CVD酸化膜、７……
アルミシリコン配線。
た薄膜トランジスターの製造工程を示す断面図で
ある。第２図ａ〜ｄは本発明を適用した薄膜トラ
ンジスターの製造工程を示す断面図である。第３
図は従来の製造工程中に生ずるフイールド酸化膜
のえぐれ現象を示す断面図であり第１図ｄのＡ部
の拡大図である。第４図は本発明を適用した製造
工程によりフイールド酸化膜にえぐれが生じてい
ないことを示す断面図であり第２図ｄのＢ部拡大
断面図である。 １……石英基板、２……CVD酸化膜、３……
多結晶シリコン膜、４……ゲート酸化膜、５……
多結晶シリコン膜、６……CVD酸化膜、７……
アルミシリコン配線。
Claims (1)
- 【特許請求の範囲】 １ 半導体装置の製造方法において、 絶縁基板上に第１層目の酸化膜を形成する工程
と 該第１層目の酸化膜上に第１層目のシリコン膜
を形成する工程と、 該第１層目のシリコン膜を任意の形状にエツチ
ングし、島状領域とこの島状領域に接する薄層化
された残存膜領域を形成する工程と、 該島状領域の表面と、該残存膜の全てとを酸化
する工程と、 該酸化によつて形成された第２層目の酸化膜上
にゲート電極を形成する工程と、 該ゲート電極および該第２層目の酸化膜を所定
の形状にエツチングする工程と、 該ゲート電極および該第２層目の酸化膜をエツ
チングする工程後、層間絶縁膜を形成する工程
と、 該第１層目のシリコン膜上の該層間絶縁膜にコ
ンタクトホールを形成する工程と、 該コンタクトホール上に、電極配線を形成する
工程とを有することを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160688A JPS5861671A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56160688A JPS5861671A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5861671A JPS5861671A (ja) | 1983-04-12 |
| JPH0542817B2 true JPH0542817B2 (ja) | 1993-06-29 |
Family
ID=15720313
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56160688A Granted JPS5861671A (ja) | 1981-10-08 | 1981-10-08 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5861671A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63314871A (ja) * | 1987-06-17 | 1988-12-22 | Nec Corp | Ｓｏｉ構造のｍｏｓｆｅｔ製造方法 |
| US5663077A (en) | 1993-07-27 | 1997-09-02 | Semiconductor Energy Laboratory Co., Ltd. | Method of manufacturing a thin film transistor in which the gate insulator comprises two oxide films |
-
1981
- 1981-10-08 JP JP56160688A patent/JPS5861671A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5861671A (ja) | 1983-04-12 |
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