JPH0545112B2

JPH0545112B2 -

Info

Publication number: JPH0545112B2
Application number: JP10694686A
Authority: JP
Inventors: Masami Ebara
Original assignee: Sanyo Electric Co Ltd
Current assignee: Sanyo Electric Co Ltd
Priority date: 1986-05-09
Filing date: 1986-05-09
Publication date: 1993-07-08
Also published as: JPS62263777A

Description

【発明の詳細な説明】〔産業上の利用分野〕この発明は、アナログの映像信号をデジタル的
に時間圧縮し、時間圧縮したアナログの映像信号
を出力する映像処理装置に関する。

〔従来の技術〕従来、２画面表示機能を有するテレビジヨン受
像機は、たとえば所望のチヤンネルのアナログの
受信映像信号の表示画面（以下親画面と称する）
に、他のチヤンネルのアナログの受信映像信号ま
たはビデオテープレコーダなどの外部機器から入
力されたアナログの入力映像信号の時間圧縮画面
（以下子画面と称する）を挿入して表示するため、
子画面用の元の入力映像信号をデジタル的に時間
圧縮し、時間圧縮されたアナログの映像信号を出
力する映像処理装置を備えている。

そして、従来のこの種映像処理装置は、たとえ
ば特公昭60−47792号公報および昭和59年９月２
日付けの文献「テレビジヨン学会技術報告
（TEBS99−２）」の７〜12頁に記載されているよ
うに、１フイールドの映像データの記憶容量に設
定された時間圧縮用のフイールドメモリと、１水
平走査期間（以下1Hと称する）の映像データの
記憶容量に設定されたバツフアメモリとを備え、
前述の元の入力映像信号をデジタル変換して形成
された時系列の各映像データをバツフアメモリに
一時記憶するとともに、フイールドメモリが読出
しに制御されない時間を選んでバツフアメモリか
らフイールドメモリに記憶した1Hの映像データ
を読出すことにより、各１フイールドのたとえば
3H毎の各1Hの映像データをフイールドメモリに
順次に書込み、かつフイールドメモリを書込みよ
り高速で読出すとともに、読出された各映像デー
タをアナログ変換して時間圧縮されたアナログの
映像信号を出力するように構成されている。

すなわち、フイールドメモリなどのデジタルメ
モリが、通常、書込みと読出しとを同時に行なえ
ないため、従来のこの種映像処理装置は、フイー
ルドメモリとともにバツフアメモリを備え、フイ
ールドメモリの書込みと読出しとを完全に分離し
て時間圧縮を行なつている。

〔発明が解決しようとする問題点〕

したがつて、従来のこの種映像処理装置は、フ
イールドメモリとともにバツフアメモリを備える
必要があり、装置のメモリ容量が多くなるととも
に、２種のメモリ制御が必要になり、メモリ周辺
回路が複雑化する問題点がある。

なお、フイールドメモリにサイクルタイムの短
い高速アクセス可能なメモリを使用し、たとえば
１／ｎに時間圧縮する際、デジタル変換の各１周
期にｎ＋１回のアクセスによつて１回の書込みと
ｎ回の読出しとを行なうようにすれば、フイール
ドメモリのみを用いて時間圧縮することができる
が、この場合フイールドメモリが非常に高価にな
り、実用的でない。

〔問題点を解決するための手段〕

この発明は、前記の諸点に留意してなされたも
のであり、アナログの入力映像信号をデジタルの
映像データにデジタル変換するとともに、該映像
データを時間圧縮した後にアナログ変換し、時間
圧縮されたアナログの出力映像信号を形成する映
像処理装置において、前記デジタル変換の各１周
期の１／ｎの期間に書込みに制御され前記デジタ
ル変換の速度で内容が変化する書込みアドレスに
もとづき前記デジタル変換によつて形成された各
映像データが書込まれるとともに、前記各１周期
の残りの（ｎ−１）／ｎの期間に読出しに制御さ
れ前記デジタル変換の速度のｎ倍の速度で内容が
変化する読出しアドレスにもとづき書込まれた各
映像データが前記書込みに制御される期間のデー
タをとばして読出される時間圧縮用のフイールド
メモリと、該メモリから読出された各映像データ
が入力されるとともに入力データによつて前記書
込みに制御される期間の欠落データを補間形成
し、前記各１周期にｎ個の映像データを順次に前
記出力映像信号の形成用のアナログ変換回路に出
力する信号処理回路とを備えたことを特徴とする
映像処理装置である。

〔作用〕

したがつて、デジタル変換の各１周期に、フイ
ールドメモリは、書込みのｎ−１倍の速度で映像
データが読出され、フイールドメモリから信号処
理回路に、書込みに制御される期間のデータのみ
をとばして、フイールドメモリに書込まれた各映
像データが出力される。

さらに、書込みに制御される期間の欠落データ
が信号処理回路によつて補間形成され、デジタル
変換の各１周期に、信号処理回路からアナログ変
換回路に、入力されたｎ−１個の映像データと補
間形成した１個の映像データとからなるｎ個の映
像データが出力されるため、フイールドメモリの
書込み速度のｎ倍の速度で映像データが欠落なく
アナログ変換回路に入力され、１／ｎに時間圧縮
したアナログの出力映像信号がアナログ変換回路
から出力され、デジタル変換の周期の１／ｎのサ
イクルタイムのフイールドメモリのみを用いて時
間圧縮が行なえる。

〔実施例〕

つぎに、この発明を、その１実施例を示した第
１図ないし第４図とともに詳細に説明する。

第１図は２画面表示機能を有するテレビジヨン
受像機に適用した場合を示し、同図において、１
は子画面用の元の入力映像信号からなるアナログ
の入力映像信号（以下子画面映像信号と称する）
の入力端子、２は入力端子に接続されたデジタル
変換回路であり、後述のサンプリングクロツクに
よつて動作するアナログ／デジタル変換器からな
り、子画面映像信号をｍビツトの映像データにデ
ジタル変換して出力する。

３は変換回路２とフイールドメモリ４との間に
設けられたデータ入出力切換用のスイツチ部であ
り、アナログスイツチなどを用いて形成され、後
述の切換制御信号にもとづき、メモリ４が書込み
に制御される期間に、メモリ４の入出力ポートを
変換回路２に接続し、メモリ４が読出しに制御さ
れる期間に、メモリ４の入出力ポートを後述の信
号処理回路に接続する。

５はスイツチ部３を介してメモリ４に接続され
た信号処理回路であり、後述のタイミング制御信
号にもとづき、欠落データの前、後の映像データ
の平均を算出して欠落データを補間形成するとと
もに、入力された映像データおよび補間形成した
映像データを順次に出力する。

６は信号処理回路５に接続されたアナログ変換
回路であり、ｍビツト入力のデジタル／アナログ
変換器からなり、入力された映像データをアナロ
グ変換し、時間圧縮されたアナログの出力映像信
号を出力する。

７は基準クロツク信号ckの入力端子、８，９
は表示中の親画面用の映像信号（以下親画面映像
信号と称する）の水平、垂直同期信号ha，vaそ
れぞれの入力端子、１０，１１は入力端子１の子
画面映像信号の水平、垂直同期信号hb，vbそれ
ぞれの入力端子である。

１２はクロツク信号ck、同期信号ha，va，hb，
vbが入力される制御部であり、マイクロコンピ
ユータなどによつて形成され、タイミング制御手
段およびアドレス発生手段を内蔵し、変換回路２
にデジタル変換制御用のサンプリングクロツク
ck′を出力するとともに、スイツチ部３に切換制
御信号swを出力し、かつ信号処理回路５に複数
ビツトの制御信号cxを出力するとともに、書込
み／読出しタイミング信号t_W/Rおよび書込み、読
出しアドレス信号A_W，A_Rからなる複数ビツトの
制御信号をメモリ４に出力する。

なお、図中のはｍビツトであることを示す。

そして、入力端子１の子画面映像信号の水平、
垂直方向の時間を共に1/3（ｎ＝３）に圧縮する
場合は、つぎに説明するように動作する。

まず、子画面映像信号の各１フイールドにおい
て、3H毎の各1Hにのみ、３画素毎の１画素を映
像データに変換するため、制御部１２は、子画面
映像信号の各１フイールドにおいて、3H毎の各
1Hに、同期信号hbに同期して３画素を１周期Ta
とするサンプリングパルスck′を変換器２に出力
し、変換器２のデジタル変換の１周期をTaに設
定する。

また、変換器２から出力された各映像データを
メモリ４に順次に書込ませるため、制御部１２
は、変換器２のデジタル変換の速度で内容が単調
増加する書込アドレスA_Wをメモリ４に供給する。

一方、時間圧縮した子画面映像信号の画面を親
画面映像信号の画面の一部に表示するため、メモ
リ４を親画面映像信号に同期して読出す必要があ
る。

そして、メモリ４の読出し速度を書込み速度の
ｎ−１倍、すなわち２倍にするため、制御部１２
は、親画面映像信号の各１フイールドにおいて、
同期信号haに同期してタイミング信号t_W/Rおよび
読出しアドレスを出力し、このときタイミング信
号t_W/Rはデジタル変換の各１周期Taの1/3の期間
毎に内容が変化し、各１周期Taの後縁の1/3の期
間に書込みの制御内容になり、各１周期Taの残
りの2/3の期間に連続して読出しの制御内容にな
る。

また、読出しアドレスA_Rは、各１周期Taの1/
３の期間毎、すなわちデジタル変換の３倍の速度
でメモリ４の各アドレスを順次に指定する内容に
変化する。

つぎに、メモリ４の書込みを具体的に説明する
と、子画面映像信号の3H毎の各1Hにおいて、同
期信号hbが立下る第２図ａの走査開始tsから、所
定時間、すなわち完全な有効画面の走査期間にな
るまでの時間Tbだけ遅れて、同図ｂに示す周期
Taのサンプリングクロツクck′が出力される。

そこで、変換器２は第２図ｃに示すように、サ
ンプリングクロツクck′が入力されるt₀，t₁，t₂，
t₃，t₄，t₅，t₆，t₇，…の子画面映像信号をサンプ
リングして映像データY₀，Y₁，Y₂，Y₃，Y₄，
Y₅，Y₆，Y₇，…に順次にデジタル変換し、同図
ｄに示すように、各映像データY₀，Y₁，Y₃，…
を、サンプリングクロツクck′によつてつぎの映
像データY₁，Y₂，Y₄，…が形成されるまでの各
１周期Taの間出力する。

一方、制御部１２からメモリ４に出力される書
込アドレスA_Wは、書込みが行なわれる3H毎の各
1Hにおいて、第２図ｅに示すように変換器２の
デジタル変換に同期して１周期Ta毎に内容が変
化し、同図ｅの場合は、映像データY₀，Y₁，
Y₂，…に対して、０，１，２，…に１ずつ増加
する番地の指定内容に順に変化する。

また、制御部１２からメモリ４に出力されるタ
イミング信号t_W/Rは、前述したように、親画面映
像信号に同期して各１周期Taに、読出し、読出
し、書込みに順に変化する。

ところで、親画面映像信号と子画面映像信号と
が完全同期して同一タイミングで入力されるとは
限らないため、親画面映像信号に同期して各１周
期Taにタイミング信号t_W/Rの内容が読出しＲ、読
出しＲ、書込みＷの順で変化しても、子画面映像
信号に同期した各１周期Taにおいては、タイミ
ング信号t_W/Rの内容の変化順序が、親画面映像信
号と子画面映像信号との時間ずれにもとづき、つ
ぎの３種類のいずれかになる。

(1)…読出しＲ、読出しＲ、書込みＷ (2)…読出しＲ、書込みＷ、読出しＲ (3)…書込みＷ、読出しＲ、読出しＲそして、第２図ａの同期信号hbに同期した各
１周期Taにおいて、タイミング信号t_W/Rの内容
が、たとえば、読出しＲ、書込みＷ、読出しＲの
順に変化するとした場合、同図ｄ，ｅの映像デー
タ、書込みアドレスA_Wに対して、メモリ４は同
図ｆに示すように、t₀〜t₁，t₁〜t₂，t₂〜t₃，…の
各１周期Taに、読出しＲ、書込みＷ、読出しＲ
に順次に制御される。

さらに、制御部１２からスイツチ部３に出力さ
れる切換制御信号swにもとづくスイツチ部３の
切換えにより、メモリ４が書込みＷに制御される
期間には、メモリ４の入出力ポートがスイツチ部
３を介して変換回路２に接続される。

したがつて、メモリ４は、t₀〜t₁，t₁〜t₂，t₂〜
t₃，…の各１周期Taにおいて、書込みＷに制御
される期間に、各１周期Taに変換回路２から出
力された映像データY₀，Y₁，Y₂，…が書込みア
ドレスA_Wによつて指定された番地、すなわち０，
１，２，…番地それぞれに書込まれる。

そして、子画面映像信号の各１フイールドに前
述の動作がくり返えされるため、メモリ４には、
毎フイールドの子画面映像信号を、水平、垂直方
向それぞれ1/3に間引いた映像データが、たとえ
ば1Hを単位として順次に書込まれる。

つぎに、メモリ４の読出しを具体的に説明する
と、メモリ４の読出しは親画面映像信号の任意の
1Hからの各1Hに行なわれ、このとき、各1Hの
同期信号haが立下る第３図ａの走査開始ts′から、
所定時間すなわち書込みのときの所定時間Tbに
対応する時間Tcだけ遅れて、同図ｂに示すよう
にタイミング信号t_W/Rが出力される。

そして、タイミング信号t_W/Rは、同期信号haに
同期した各１周期Ta、すなわちt₀′〜t₁′，t₁′〜
t₂′，t₂′〜t₃′，t₃′〜t₄′，t₄′〜t₅′，…におい
て、
その内容が読出しＲ、読出しＲ、書込みＷの順に
変化する。

一方、制御部１２からメモリ４に出力される読
出しアドレスA_Rは、各1Hにおいて、第３図ｃに
示すように各１周期Taの1/3の期間毎に内容が変
化し、同図ｃの場合は０，１，２，３，４，５，
６，７，８，９，10，11，12，…の番地を指定す
る内容に変化する。

なお、読出しアドレスA_Rは、各1Hの間に、メ
モリ４の同一の1H分の番地指定内容にくり返し
変化し、１フイールドの間の読出しアドレスA_R
によつてメモリ４の全番地が順次にくり返し指定
される。

そして、メモリ４は、前述したように、タイミ
ング信号t_W/Rの内容が読出しＲになる間に読出し
Ｒに制御され、そのとき入力された読出しアドレ
スA_Rによつて指定された番地の映像データを読
出す。

ところで、タイミング信号t_W/Rは、各１周期Ta
に必らず１回だけ書込みＷの内容になる。

一方、読出しアドレスA_Rは、メモリ４が書込
みＷに制御されたときにも、その内容が変化す
る。

そして、第３図ｂ，ｃのタイミング信号t_W/R、
読出しアドレスA_Rがメモリ４に入力されると、
タイミング信号t_W/Rが書込みＷの内容になると
き、すなわち読出しアドレスA_Rが２，５，８，
11，…の番地を指定する内容になるときには、メ
モリ４の映像データの読出しが行なえなくなる。

したがつて、第３図ｂ，ｃのタイミング信号
t_W/R、読出しアドレスA_Rに対して、メモリ４から
は、同図ｄに示すように、書込みＷに制御される
間の映像データ、すなわち２，５，８，11，…番
地の映像データY₂，Y₅，Y₈，Y₁₁，…をとばし
て、書込まれた各映像データY₀，Y₁，−，Y₃，
…が順次に読出され、このとき各１周期Taの読
出し速度が書込み速度の２倍になるとともに、メ
モリ４に3H毎の各1Hの映像データしか書込まれ
ていないため、メモリ４の水平、垂直方向それぞ
れの１回の読出し期間は、書込みの期間の1/3に
なる。

そして、切換制御信号swにもとづくスイツチ
部３の切換えにより、メモリ４が読出しＲに制御
される期間には、メモリ４の入出力ポートがスイ
ツチ部３を介して処理回路５に接続される。

したがつて、メモリ４から読出された第４図ａ
の各映像データY₀，Y₁，−，Y₃，…は順次に処
理回路５に入力される。

そして、処理回路５は、制御部１２から出力さ
れた制御信号cxにもとづき、つぎに説明するよ
うに、欠落した映像データY₂，Y₅，Y₈，Y₁₁，
…を補間形成する。

ところで、処理回路５は、たとえば、２個のフ
リツプフロツプの縦列回路と、前段のフリツプフ
ロツプに入力される映像データと後段のフリツプ
フロツプに入力される映像データとの加算平均デ
ータを演算して出力する平均回路と、後段のフリ
ツプフロツプに入力される映像データと前記加算
平均データを切換え出力するスイツチとによつて
構成され、両フリツプフロツプがタイミング信号
t_W/Rに同期して１周期Taの1/3の期間ずつ入力デ
ータを遅延して出力するとともに、欠落した映像
データY₂，Y₅，Y₈，Y₁₁，…が後段のフリツプ
フロツプに入力されるときにのみスイツチを加算
平均データの出力に切換える。

そして、処理回路５は、入力された各映像デー
タY₀，Y₁，−，Y₃，…を１周期Taの1/3の期間だ
け遅延して順次に出力するとともに、欠落した映
像データY₂，Y₅，Y₈，…が後段のフリツプフロ
ツプに入力されるとき、すなわち前段のフリツプ
フロツプに欠落した映像データY₂，Y₅，Y₈，…
の１つ後の映像データY₃，Y₆，Y₉，…が入力さ
れ、かつ後段のフリツプフロツプから欠落した映
像データY₂，Y₅，Y₈，…の１つ前の映像データ
Y₁，Y₄，Y₇，…が出力されるときには、加算平
均データYa，Yb，Yc，…すなわち欠落した映
像データY₂，Y₅，…の前、後の映像データの平
均データ（Y₁＋Y₃）／２、（Y₄＋Y₆）／２、（Y₇
＋Y₉）／２，…を出力する。

したがつて、処理回路５は欠落した映像データ
Y₂，Y₅，Y₈，…を、映像データYa，Yb，Yc，
…に置換し、第４図ａの映像データY₀，Y₁，−，
Y₃，Y₄，−，Y₆，Y₇，−，Y₉，Y₁₀，…が順次に
入力されたときに、同図ｂに示すように１周期
Taの1/3の期間だけ遅れて、映像データY₀，Y₁，
Ya，Y₃，Y₄，Yb，Y₆，Y₇，Yc，Y₉，Y₁₀，…
を順次に変換回路６に出力し、この場合、各１周
期Taには、入力された２個の映像データと、補
間形成した１個の映像データとからなる３個の映
像データが順次に変換回路６に出力される。

そこで、変換回路６には、メモリ４を各１周期
Taに書込みの３倍の速度で読出したときと等価
の速度で映像データが欠落なく入力され、このと
き変換回路６が入力された各映像データを順次に
アナログ変換するため、変換回路６からは、第４
図ｃの実線に示すように入力端子１の子画面映像
信号を水平方向、垂直方向に1/3に時間圧縮した
アナログの出力映像信号が出力される。

なお、第４図ｃの破線は、欠落した映像データ
Y₂，Y₅をアナログ変換したときを示す。

したがつて、デジタル変換の各１周期Taの
１／ｎ、すなわち1/3のサイクルタイムのメモリ
４のみを用いて、入力端子１の子画面映像信号の
水平、垂直方向それぞれの時間を、デジタル的に
１／３に圧縮することができ、装置のメモリ容量が
従来より少なくなるとともに、メモリ周辺回路も
簡単になり、安価に形成することができる。

なお、メモリ４の代わりに高速アクセス可能な
フイールドメモリを使用し、各１周期Taにおい
て、フイールドメモリのサイクルタイムを１／
（ｎ＋１）、すなわち1/4に短くし、１回の書込み
と３回の読出しとを行なうとともに、読出しアド
レスA_Rの内容を読出しのときにのみ順次に変更
すれば、前述の欠落が生じなくなり、この場合処
理回路５の補間形成などを行なうことなく時間圧
縮が行なえるが、この場合、フイールドメモリの
アクセスタイムが数10nsecの高速アクセスにな
り、このような高速アクセス可能なメモリが非常
に高価になるため、第１図ではサイクルタイム1/
３の従来と同様のメモリ４と、処理回路５とを用
いている。

ところで、前記実施例では、1/3に時間圧縮す
るため、ｎ＝３として説明したがｎが３以外のと
きに適用できるのは勿論である。

また、前記実施例では、２画面表示機能を有す
るテレビジヨン受像機の映像処理装置に適用し、
親画面映像信号に同期してフイールドメモリの読
出しを行なつたが、種々の映像機器の映像処理装
置に適用することができるのは勿論であり、この
場合フイールドメモリの読出しを、時間圧縮する
映像信号あるいは、当該映像信号と別個の映像信
号に同期して行なつてよいのも勿論である。

さらに、処理回路５による欠落した映像データ
の補間形成手法などが実施例と異なつていてもよ
いのは勿論である。

〔発明の効果〕

以上のように、この発明の映像処理装置による
と、デジタル変換の各１周期に、フイールドメモ
リを書込みの（ｎ−１）倍の速度で読出すととも
に、信号処理回路により、書込みによつて欠落し
た映像データを補間形成したことにより、フイー
ルドメモリを書込みのｎ倍の速度で欠落なく読出
したときと同様の映像データがアナログ変換回路
に入力され、従来のフイールドメモリと同じサイ
クルタイムの安価なフイールドメモリのみを用い
て、入力映像信号をデジタル的に１／ｎに時間圧
縮することができ、装置のメモリ容量の削減およ
びメモリ周辺回路の簡素化を図り、安価にするこ
とができるものである。

【図面の簡単な説明】

第１図はこの発明の映像処理装置の１実施例の
ブロツク図、第２図ａ〜ｆはフイールドメモリの
書込み説明用のタイミングチヤート、第３図ａ〜
ｄはフイールドメモリの読出し説明用のタイミン
グチヤート、第４図ａ〜ｃは信号処理回路の動作
説明用のタイミングチヤートである。２……アナログ変換回路、３……スイツチ部、
４……フイールドメモリ、５……信号処理回路、
６……アナログ変換回路、１２……制御部。

Claims

【特許請求の範囲】

１アナログの入力映像信号をデジタルの映像デ
ータにデジタル変換するとともに、該映像データ
を時間圧縮した後にアナログ変換し、時間圧縮さ
れたアナログの出力映像信号を形成する映像処理
装置において、前記デジタル変換の各１周期の
１／ｎの期間に書込みに制御され前記デジタル変
換の速度で内容が変化する書込みアドレスにもと
づき前記デジタル変換によつて形成された各映像
データが書込まれるとともに、前記各１周期の残
りの（ｎ−１）／ｎの期間に読出しに制御され前
記デジタル変換の速度のｎ倍の速度で内容が変化
する読出しアドレスにもとづき書込まれた各映像
データが前記書込みに制御される期間のデータを
とばして読出される時間圧縮用のフイールドメモ
リと、該メモリから読出された各映像データが入
力されるとともに入力データによつて前記書込み
に制御される期間の欠落データを補間形成し、前
記各１周期にｎ個の映像データを順次に前記出力
映像信号の形成用のアナログ変換回路に出力する
信号処理回路とを備えたことを特徴とする映像処
理装置。