JPH0546728B2 - - Google Patents
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- JPH0546728B2 JPH0546728B2 JP3168584A JP3168584A JPH0546728B2 JP H0546728 B2 JPH0546728 B2 JP H0546728B2 JP 3168584 A JP3168584 A JP 3168584A JP 3168584 A JP3168584 A JP 3168584A JP H0546728 B2 JPH0546728 B2 JP H0546728B2
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- 238000004364 calculation method Methods 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 15
- 238000005070 sampling Methods 0.000 claims description 8
- 230000005540 biological transmission Effects 0.000 claims description 4
- 238000010586 diagram Methods 0.000 description 8
- 230000000295 complement effect Effects 0.000 description 7
- 238000001514 detection method Methods 0.000 description 4
- 238000013139 quantization Methods 0.000 description 3
- 230000005236 sound signal Effects 0.000 description 3
- 230000003111 delayed effect Effects 0.000 description 2
- 230000005856 abnormality Effects 0.000 description 1
- 229910002056 binary alloy Inorganic materials 0.000 description 1
- 230000001934 delay Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
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Description
【発明の詳細な説明】
〈技術分野〉
本発明はデータ処理装置、特にオーデイオ信号
やビデオ信号等の時間的に連続なアナログ信号を
標本化したデータを記録再生系等の伝送系を介し
た後処理する装置に関する。
やビデオ信号等の時間的に連続なアナログ信号を
標本化したデータを記録再生系等の伝送系を介し
た後処理する装置に関する。
〈従来技術の説明〉
伝送系を介したデータ中には、、例えば記録再
生時に発生するドロツプアウト等によるデータエ
ラーやデータ欠如に伴い低信頼度のデータが発生
することがある。この様な低信頼度データが検出
された場合、その検出された低信頼度データを新
たに発生したデータが置換するのが一般的であ
る。例えばオーデイオ信号を標本化したデータ中
にエラーデータが生じた場合には、その前後のデ
ータを用いて得た補間データにより置換する方法
が用いられてきた。その方法としては、エラーデ
ータの直前のデータをそのまま補間データとする
前置ホールド法、エラーデータの直前直後のデー
タの平均値のデータを補間データとする平均値補
間法、エラーデータの近傍のデータ（少なくとも
４つ）より得た補間データを用いる３次補間法等
が知られている。
生時に発生するドロツプアウト等によるデータエ
ラーやデータ欠如に伴い低信頼度のデータが発生
することがある。この様な低信頼度データが検出
された場合、その検出された低信頼度データを新
たに発生したデータが置換するのが一般的であ
る。例えばオーデイオ信号を標本化したデータ中
にエラーデータが生じた場合には、その前後のデ
ータを用いて得た補間データにより置換する方法
が用いられてきた。その方法としては、エラーデ
ータの直前のデータをそのまま補間データとする
前置ホールド法、エラーデータの直前直後のデー
タの平均値のデータを補間データとする平均値補
間法、エラーデータの近傍のデータ（少なくとも
４つ）より得た補間データを用いる３次補間法等
が知られている。
この様な補間データの原信号データに対する近
似の程度としては前値ホールド法が最も悪く、以
下平均値補間法、３次補間法という順で良くなる
が、これに従つてハードウエアの規模も大きくな
つてしまう。その為そのデータ処理回路の処理す
る情報信号の種類や装置の規模に応じて使い分け
られている。
似の程度としては前値ホールド法が最も悪く、以
下平均値補間法、３次補間法という順で良くなる
が、これに従つてハードウエアの規模も大きくな
つてしまう。その為そのデータ処理回路の処理す
る情報信号の種類や装置の規模に応じて使い分け
られている。
第１図は平均値補間法を用いてエラーデータの
置換を行う従来の一般的なデータ処理装置の概略
構成例を示す図である。第１図に於いて２，４は
夫々ラツチ回路であつて伝送されたデータを１サ
ンプリング期間遅延する。６は平均値演算回路で
あり、ラツチ回路２の入力データとラツチ回路４
の出力データとを演算して出力する。８はデータ
セレクタであり、ラツチ回路２の出力データと平
均値演算回路６の出力データとを選択的に出力す
る。１０はタイミングクロツクの入力端子、１２
は周知の誤り検出信号の入力端子、１４は誤り検
出信号を１サンプリング期間遅延するためのラツ
チ回路である。誤り検出信号については周知の如
くパリテイワードやCRCCのチエツクにより得る
ものであつて、例えばラツチ回路２に入力されて
いるデータがエラーデータである時は“１”，高
信頼性データ（非エラーデータ）である時は
“０”が端子１２より入力されるものとする。ま
たデータセレクタ８はラツチ回路１４よりの出力
が“１”の時には平均値演算回路６の出力データ
を出力し、“０”の時にはラツチ回路２の出力デ
ータを出力する。
置換を行う従来の一般的なデータ処理装置の概略
構成例を示す図である。第１図に於いて２，４は
夫々ラツチ回路であつて伝送されたデータを１サ
ンプリング期間遅延する。６は平均値演算回路で
あり、ラツチ回路２の入力データとラツチ回路４
の出力データとを演算して出力する。８はデータ
セレクタであり、ラツチ回路２の出力データと平
均値演算回路６の出力データとを選択的に出力す
る。１０はタイミングクロツクの入力端子、１２
は周知の誤り検出信号の入力端子、１４は誤り検
出信号を１サンプリング期間遅延するためのラツ
チ回路である。誤り検出信号については周知の如
くパリテイワードやCRCCのチエツクにより得る
ものであつて、例えばラツチ回路２に入力されて
いるデータがエラーデータである時は“１”，高
信頼性データ（非エラーデータ）である時は
“０”が端子１２より入力されるものとする。ま
たデータセレクタ８はラツチ回路１４よりの出力
が“１”の時には平均値演算回路６の出力データ
を出力し、“０”の時にはラツチ回路２の出力デ
ータを出力する。
今、ラツチ回路２の出力データの信頼性が高け
れば（非エラーデータの場合）、ラツチ回路１４
の出力は“０”であり、データセレクタ１４はラ
ツチ回路２の出力データをそのまま出力する。こ
れに対し今ラツチ回路２の出力データの信頼性が
低いと（（エラーデータの場合）、ラツチ回路１４
の出力は“１”となるため平均値演算回路６の出
力データがデータセレクタより出力される。この
平均値演算回路６の出力データはラツチ回路２の
出力データの直前直後のデータの平均値のデータ
となるため平均値補間が行われたことになる。
れば（非エラーデータの場合）、ラツチ回路１４
の出力は“０”であり、データセレクタ１４はラ
ツチ回路２の出力データをそのまま出力する。こ
れに対し今ラツチ回路２の出力データの信頼性が
低いと（（エラーデータの場合）、ラツチ回路１４
の出力は“１”となるため平均値演算回路６の出
力データがデータセレクタより出力される。この
平均値演算回路６の出力データはラツチ回路２の
出力データの直前直後のデータの平均値のデータ
となるため平均値補間が行われたことになる。
ここで平均値演算回路６は例えば全加算回路と
１ビツトシフトによる1/2倍器により構成される。
この場合1/2倍器の入力データの最下位ビツトが
“１”であれば、平均値演算回路６の出力データ
は必然的に演算結果を切下げて得たデータとな
る。
１ビツトシフトによる1/2倍器により構成される。
この場合1/2倍器の入力データの最下位ビツトが
“１”であれば、平均値演算回路６の出力データ
は必然的に演算結果を切下げて得たデータとな
る。
以下これを少し具体的に説明する。今データが
４ビツトであるとしてあるエラーデータ（Ｂデー
タ）の直前のデータ（Ａデータ）を1101(2)，直後
のデータ（Ｃデータ）を1001(2)とした時、上述の
方法でＡ＋Ｃ／２を求めるとＡ＋Ｃで10110(2)とな り、１ビツト下位にシフトすることで1011(2)を得
る。これは十進法で考えると、13＋９／２＝11とな り正しい平均値データが得られたことになる。し
かし今Ａデータを1101(2)，Ｃデータを1000(2)とす
ると、Ａ＋Ｃで10101(2)を得た後平均値データと
して1010(2)を得るが、これは十進法で考えると
13＋８／２＝10としたことになり演算結果の端数を 切下げたことにより正しい平均値データが得られ
ていないことになる。即ち平均値データが正しく
得られるわけではなく、1/2の確率で10進数で0.5
だけ少さなデータを出力することになる。
４ビツトであるとしてあるエラーデータ（Ｂデー
タ）の直前のデータ（Ａデータ）を1101(2)，直後
のデータ（Ｃデータ）を1001(2)とした時、上述の
方法でＡ＋Ｃ／２を求めるとＡ＋Ｃで10110(2)とな り、１ビツト下位にシフトすることで1011(2)を得
る。これは十進法で考えると、13＋９／２＝11とな り正しい平均値データが得られたことになる。し
かし今Ａデータを1101(2)，Ｃデータを1000(2)とす
ると、Ａ＋Ｃで10101(2)を得た後平均値データと
して1010(2)を得るが、これは十進法で考えると
13＋８／２＝10としたことになり演算結果の端数を 切下げたことにより正しい平均値データが得られ
ていないことになる。即ち平均値データが正しく
得られるわけではなく、1/2の確率で10進数で0.5
だけ少さなデータを出力することになる。
ところがアナログ原信号は平均値データに対し
て大きいか小さいかはまちまちであるため、この
切下げにより出力データがアナログ原信号に対し
て誤差を大きくしてしまうことがある。また不自
然な高周波成分を発生してしまうことがあつた。
これは端数を切上げる構成にしても同様である。
て大きいか小さいかはまちまちであるため、この
切下げにより出力データがアナログ原信号に対し
て誤差を大きくしてしまうことがある。また不自
然な高周波成分を発生してしまうことがあつた。
これは端数を切上げる構成にしても同様である。
また、上述の如き構成以外の従来のデータ処理
装置に於いても補間データを演算により得る際
に、切上げもしくは切下げにより出力データの原
信号に対する近似性を大きく損いかつ不自然な高
周波成分を発生してしまうことがあつた。
装置に於いても補間データを演算により得る際
に、切上げもしくは切下げにより出力データの原
信号に対する近似性を大きく損いかつ不自然な高
周波成分を発生してしまうことがあつた。
〈発明の目的〉
本発明は上述の如き欠点に鑑み、エラーデータ
をその前後のデータの演算より得た新たな補間用
データで置換する際、演算結果の切上げや切下げ
によつて出力データの原信号に対する近似性が損
われるのを防止し、原信号に近い出力データを得
ることのできるデータ処理装置を提供することを
目的とする。
をその前後のデータの演算より得た新たな補間用
データで置換する際、演算結果の切上げや切下げ
によつて出力データの原信号に対する近似性が損
われるのを防止し、原信号に近い出力データを得
ることのできるデータ処理装置を提供することを
目的とする。
〈実施例による説明〉
以下、本発明を実施例を用いて説明する。
以下の説明はアナログ信号が４ビツトのデジタ
ルデータとして伝送されて来たものとして説明す
る。またオーデイオ信号やビデオ信号を２値化す
る際の２進法に一般に2′sコンプリメントが使わ
れる。これはシステム異常時に発生しがちな全ビ
ツトが“０”または全ビツトが“１”のデータに
対応する値が０付近であるといつた理由でよく用
いられるが、本実施例に於ける演算回路には前述
の１ビツトシフトによる1/2倍器が含まれること
にするので所謂オフセツトバイナリによる２値化
データを取扱うこととして説明する。また2′sコ
ンプリメントによるデータを一度オフセツトバイ
ナリによるデータに転換して処理するものと考え
てもらつても良い。
ルデータとして伝送されて来たものとして説明す
る。またオーデイオ信号やビデオ信号を２値化す
る際の２進法に一般に2′sコンプリメントが使わ
れる。これはシステム異常時に発生しがちな全ビ
ツトが“０”または全ビツトが“１”のデータに
対応する値が０付近であるといつた理由でよく用
いられるが、本実施例に於ける演算回路には前述
の１ビツトシフトによる1/2倍器が含まれること
にするので所謂オフセツトバイナリによる２値化
データを取扱うこととして説明する。また2′sコ
ンプリメントによるデータを一度オフセツトバイ
ナリによるデータに転換して処理するものと考え
てもらつても良い。
第２図は本発明の一実施例としてのデータ処理
装置の要部構成を示す図である。第２図に於いて
第１図と同様の構成要素については同一番号を付
し説明は省略する。また第２図の構成は説明の簡
単のため１つのエラーデータが単独で発生するも
のと仮定している。１ａ，１ｂ，１ｃ，１ｄは
夫々バイナリデータが入力される端子で、これら
の端子から入力されたデータは伝送系を介した４
ビツトデータとして入力される。１６は全加算回
路であり、端子１ａ〜１ｄに供給されている４ビ
ツトデータとラツチ回路４より出力されている４
ビツトデータとを加算し、キヤリーを含む５ビツ
トのデータとして出力する。この５ビツトデータ
のうちキヤリーを含む上位４ビツトのデータを出
力すれば前述した様にラツチ回路４の出力データ
の平均値の端数を切下げたデータが得られる。１
８はラツチ回路４の出力を更に１サンプル期間遅
延して出力するラツチ回路、２０，２２は夫々減
算回路、２３は入力データを２倍して出力する２
倍回路、２４は全加算回路、３０，３２，３４は
夫々インバータである。
装置の要部構成を示す図である。第２図に於いて
第１図と同様の構成要素については同一番号を付
し説明は省略する。また第２図の構成は説明の簡
単のため１つのエラーデータが単独で発生するも
のと仮定している。１ａ，１ｂ，１ｃ，１ｄは
夫々バイナリデータが入力される端子で、これら
の端子から入力されたデータは伝送系を介した４
ビツトデータとして入力される。１６は全加算回
路であり、端子１ａ〜１ｄに供給されている４ビ
ツトデータとラツチ回路４より出力されている４
ビツトデータとを加算し、キヤリーを含む５ビツ
トのデータとして出力する。この５ビツトデータ
のうちキヤリーを含む上位４ビツトのデータを出
力すれば前述した様にラツチ回路４の出力データ
の平均値の端数を切下げたデータが得られる。１
８はラツチ回路４の出力を更に１サンプル期間遅
延して出力するラツチ回路、２０，２２は夫々減
算回路、２３は入力データを２倍して出力する２
倍回路、２４は全加算回路、３０，３２，３４は
夫々インバータである。
次に、上述の構成による各部の動作を説明する
前に、本発明の原理について簡単に説明する。第
３図Ａ，Ｂは本発明を説明するための図である。
第３図Ａ，Ｂに於いて点線はアナログ原信号、○
は非エラーデータ、△及び×は補間データを夫々
示している。またt1，t2，t3，t4は夫々サンプリ
ングのタイミングを示しており、t3の時点で伝送
されてきたデータがエラーデータであるものとす
る。
前に、本発明の原理について簡単に説明する。第
３図Ａ，Ｂは本発明を説明するための図である。
第３図Ａ，Ｂに於いて点線はアナログ原信号、○
は非エラーデータ、△及び×は補間データを夫々
示している。またt1，t2，t3，t4は夫々サンプリ
ングのタイミングを示しており、t3の時点で伝送
されてきたデータがエラーデータであるものとす
る。
今第３図Ａに示す如くt3のタイミングでアナロ
グ原信号が上に凸の場合、即２次微分値が負の時
はアナログ原信号は比較的大きなレベルとなつて
いるため演算結果の端数を切上げて補間データを
得るのが望ましい。一方第３図Ｂに示す如くt3の
タイミングでアナログ原信号が下に凸の場合に
は、演算結果の端数を切下げて補間データを得る
のが望ましいものである。
グ原信号が上に凸の場合、即２次微分値が負の時
はアナログ原信号は比較的大きなレベルとなつて
いるため演算結果の端数を切上げて補間データを
得るのが望ましい。一方第３図Ｂに示す如くt3の
タイミングでアナログ原信号が下に凸の場合に
は、演算結果の端数を切下げて補間データを得る
のが望ましいものである。
次に２次微分値が正か負かを判別する方法一例
について説明する。今t1，t2，及びt4に於ける各
データ値をd1，d2，d4とする。２次微分値が正と
いうことは時間が経つにつれて信号の傾きが大き
くなるということであるから、t1からt2の間の平
均の傾きとt2からt4の間の平均の傾きを比較して
やればよい。つまり（d2−d1）／Ｔ（Ｔは１サン
プリング期間を示す）と（d4＋d2）／2Tとを比
較してやればよく、（d4−d2）＋２（d1−d2）が正
のときは下に凸、負のときは上に凸となる。また
t4よりＴだけ遅れたt5に於けるデータ（d5）を利
用する時は、２（d5−d4）＋（d2−d4）の正負もし
くは（d5−d4）＋（d1−d2）の正負を判別すればよ
い。
について説明する。今t1，t2，及びt4に於ける各
データ値をd1，d2，d4とする。２次微分値が正と
いうことは時間が経つにつれて信号の傾きが大き
くなるということであるから、t1からt2の間の平
均の傾きとt2からt4の間の平均の傾きを比較して
やればよい。つまり（d2−d1）／Ｔ（Ｔは１サン
プリング期間を示す）と（d4＋d2）／2Tとを比
較してやればよく、（d4−d2）＋２（d1−d2）が正
のときは下に凸、負のときは上に凸となる。また
t4よりＴだけ遅れたt5に於けるデータ（d5）を利
用する時は、２（d5−d4）＋（d2−d4）の正負もし
くは（d5−d4）＋（d1−d2）の正負を判別すればよ
い。
以下、第２図に示す装置各部の動作について具
体的データ用いて説明する。尚、本実施例に於い
て端子１ａ〜１ｄに入力されるデータは０レベル
を境にほぼ同じ振幅、同じ割合で発生するアナロ
グ信号（例えばオーデイオ信号）を標本化したも
のとし、量子化については線形ビツトとし、−８
から＋７まで16段階とする。つまり10進データが
−８であれば0000(2)、０であれば1000(2)、＋７で
あれば1111(2)ということになる。
体的データ用いて説明する。尚、本実施例に於い
て端子１ａ〜１ｄに入力されるデータは０レベル
を境にほぼ同じ振幅、同じ割合で発生するアナロ
グ信号（例えばオーデイオ信号）を標本化したも
のとし、量子化については線形ビツトとし、−８
から＋７まで16段階とする。つまり10進データが
−８であれば0000(2)、０であれば1000(2)、＋７で
あれば1111(2)ということになる。
まず第３図Ａに従つてd1が1000(2)（０）、d2が
1011(2)（＋３）、d4が1110(2)（＋６）であると仮定
する。この時、端子１ａ〜１ｄにd1が入力されて
いれば、ラツチ回路２からd2が出力されており、
ラツチ回路１８からd4が出力されている。この時
ラツチ回路１４の出力はハイレベルであるので、
データセレクタ８は全加算回路１６の出力の上位
４ビツトのデータ即ち（d2＋d4）／２を出力す
る。
1011(2)（＋３）、d4が1110(2)（＋６）であると仮定
する。この時、端子１ａ〜１ｄにd1が入力されて
いれば、ラツチ回路２からd2が出力されており、
ラツチ回路１８からd4が出力されている。この時
ラツチ回路１４の出力はハイレベルであるので、
データセレクタ８は全加算回路１６の出力の上位
４ビツトのデータ即ち（d2＋d4）／２を出力す
る。
一方、減算回路２０のプラス入力はd4、マイナ
ス入力はd2であるが、夫々インバータ３０，３２
により最上位ビツトのデータ（MSB）を反転さ
せてから入力する。これは減算回路による演算を
2′sコンプリメントのデータで行うためであり、
各インバータ３０，３２，３４は夫々オフセツト
バイナリによるデータを2′sコンプリメントによ
るデータに変換する役目を果たしている。従つて
減算回路２０，２２に入力されるd1は0000(2)，d2
は0011(2)，d4は0110(2)となる。従つて減算回路２
０の出力データ（d4−d2）は0011(2)（−３）、減算
回路２２の出力データ（d1−d2）は1101(2)とな
る。減算回路２２の出力データ（d1−d2）は２倍
回路２３で２倍され1010(2)となり、減算回路２０
の出力データ0011(2)と全加算回路２４で加算され
て出力1101(2)を得る。全加算回路２４の出力は
（d4−d2）＋２（d1−d2）であり、前述した様にこ
のデータ正負を見分ければ信号の凹凸（２次微分
的特徴）が判別できる。2′sコンプリメントによ
るデータはそのMSBが“１”のとき負、“０”の
とき正である。従つてこのMSBは“１”である
ので、（d2＋d4）／２の値を切上げてやればよい
ことになる。
ス入力はd2であるが、夫々インバータ３０，３２
により最上位ビツトのデータ（MSB）を反転さ
せてから入力する。これは減算回路による演算を
2′sコンプリメントのデータで行うためであり、
各インバータ３０，３２，３４は夫々オフセツト
バイナリによるデータを2′sコンプリメントによ
るデータに変換する役目を果たしている。従つて
減算回路２０，２２に入力されるd1は0000(2)，d2
は0011(2)，d4は0110(2)となる。従つて減算回路２
０の出力データ（d4−d2）は0011(2)（−３）、減算
回路２２の出力データ（d1−d2）は1101(2)とな
る。減算回路２２の出力データ（d1−d2）は２倍
回路２３で２倍され1010(2)となり、減算回路２０
の出力データ0011(2)と全加算回路２４で加算され
て出力1101(2)を得る。全加算回路２４の出力は
（d4−d2）＋２（d1−d2）であり、前述した様にこ
のデータ正負を見分ければ信号の凹凸（２次微分
的特徴）が判別できる。2′sコンプリメントによ
るデータはそのMSBが“１”のとき負、“０”の
とき正である。従つてこのMSBは“１”である
ので、（d2＋d4）／２の値を切上げてやればよい
ことになる。
全加算回路１６はオフセツトバイナリによるd2
（1011(2)）とd4（1110(2)）とを加算するが、そのキ
ヤリーインとして前述の全加算回路２４の出力の
MSB“１”が入り、その出力は11010(2)となる。
従つてこの上位４ビツトを平均値データとすれば
1101(2)（＋５）となり端数が切上げられたことに
なる。従つてこのデータにより得た出力データ
（第３図Ａで△にて示す）は原アナログ信号波形
に近似される。第３図Ａにて×で示すデータは端
数を切下げた場合の出力データである。
（1011(2)）とd4（1110(2)）とを加算するが、そのキ
ヤリーインとして前述の全加算回路２４の出力の
MSB“１”が入り、その出力は11010(2)となる。
従つてこの上位４ビツトを平均値データとすれば
1101(2)（＋５）となり端数が切上げられたことに
なる。従つてこのデータにより得た出力データ
（第３図Ａで△にて示す）は原アナログ信号波形
に近似される。第３図Ａにて×で示すデータは端
数を切下げた場合の出力データである。
次に第３図Ｂに従つてd1が0111(2)（−１）、d2が
1000(2)（０）、d4が1101(2)（＋５）であると仮定す
る。この時、減算回路２０の出力は2′sコンプリ
メントによる0101(2)、また減算回路２２の出力は
1111(2)、２倍回路２３の出力は1110(2)となり、全
加算回路２４の出力は0011(2)である。従つて全加
算回路２４のMSBは“０”であるから、全加算
回路１６のキヤリーインは“０”となる。全加算
回路１６ではオフセツトバイナリによるd4
（1101(2)）とd2（1000(2)）とが加算され、出力は
10101(2)を得る。そしてこの上位４ビツト1010(2)
より＋２を得るので端数は切下げられたことにな
る。従つてこの出力データ（第３図Ｂで△にて示
す）は、端数を切上げた場合（第３図Ｂで×にて
示す）に比べはるかに原アナログ信号波形に近似
されたことになる。
1000(2)（０）、d4が1101(2)（＋５）であると仮定す
る。この時、減算回路２０の出力は2′sコンプリ
メントによる0101(2)、また減算回路２２の出力は
1111(2)、２倍回路２３の出力は1110(2)となり、全
加算回路２４の出力は0011(2)である。従つて全加
算回路２４のMSBは“０”であるから、全加算
回路１６のキヤリーインは“０”となる。全加算
回路１６ではオフセツトバイナリによるd4
（1101(2)）とd2（1000(2)）とが加算され、出力は
10101(2)を得る。そしてこの上位４ビツト1010(2)
より＋２を得るので端数は切下げられたことにな
る。従つてこの出力データ（第３図Ｂで△にて示
す）は、端数を切上げた場合（第３図Ｂで×にて
示す）に比べはるかに原アナログ信号波形に近似
されたことになる。
上述の如く、第２図に示す構成によれば平均値
回路の演算結果の端数の切上げ切下げを原アナロ
グ信号の２次微分的特徴に応じて行つているた
め、特に量子化が粗い場合出力データが切上げや
切下げにより原アナログ信号からの誤差を大きく
することはなく、むしろ原アナログ信号に近似し
た出力データを得ることができる。
回路の演算結果の端数の切上げ切下げを原アナロ
グ信号の２次微分的特徴に応じて行つているた
め、特に量子化が粗い場合出力データが切上げや
切下げにより原アナログ信号からの誤差を大きく
することはなく、むしろ原アナログ信号に近似し
た出力データを得ることができる。
次に、低信頼データが２個以上連続して発生す
る場合も考慮に入れる場合について、第４図を用
いて説明する。第４図は本発明の他の実施例とし
てのデータ処理装置の要部構成を示す図である。
第４図に於いて第２図と同様の構成要素について
は同一番号を付し、説明は省略する。３６はイン
バータ、３８，４０は夫々アンドゲート、４２，
４４は夫々データセレクタである。また第５図は
第４図各部の状態を示すタイミングチヤートであ
り、以下第５図を用いて動作の説明をする。
る場合も考慮に入れる場合について、第４図を用
いて説明する。第４図は本発明の他の実施例とし
てのデータ処理装置の要部構成を示す図である。
第４図に於いて第２図と同様の構成要素について
は同一番号を付し、説明は省略する。３６はイン
バータ、３８，４０は夫々アンドゲート、４２，
４４は夫々データセレクタである。また第５図は
第４図各部の状態を示すタイミングチヤートであ
り、以下第５図を用いて動作の説明をする。
第４図のDATA−INの部分には第５図の
DATA−INに示す如く、D0，D1，D2，…D19，
D20の順にデータが入力されるものとする。端子
１２より供給され、ラツチ回路１４の入力となる
誤り検出信号“１”のとき、DATA−INより入
力されているデータがエラーデータであることを
示す。従つてD4，D7，D9，D10及びD13〜D18
が夫々低信頼度であることになる。
DATA−INに示す如く、D0，D1，D2，…D19，
D20の順にデータが入力されるものとする。端子
１２より供給され、ラツチ回路１４の入力となる
誤り検出信号“１”のとき、DATA−INより入
力されているデータがエラーデータであることを
示す。従つてD4，D7，D9，D10及びD13〜D18
が夫々低信頼度であることになる。
今、ラツチ回路１４の出力が“０”である時に
は、ラツチ回路２より出力されているデータは非
エラーデータである。この時アンドゲート３８，
４０の出力はローレベルであり、データセレクタ
４２，４４は夫々図中Ｌ側に供給されているデー
タを選択して出力する。従つてこの時はラツチ回
路１４の出力がそのままDATA−OUTとなると
共にラツチ回路４へ供給される。
は、ラツチ回路２より出力されているデータは非
エラーデータである。この時アンドゲート３８，
４０の出力はローレベルであり、データセレクタ
４２，４４は夫々図中Ｌ側に供給されているデー
タを選択して出力する。従つてこの時はラツチ回
路１４の出力がそのままDATA−OUTとなると
共にラツチ回路４へ供給される。
一方ラツチ回路１４の出力が“１”である時に
は、ラツチ回路２の出力データはエラーデータで
あるためデータセレクタ４２，４４を介してその
ままDATA−OUTとすることはできない。そこ
で何らかの補間データと置換してやる必要があ
る。これは最も時間的に近い過去に発生した非エ
ラーデータで置換する（前値ホールドする）か、
その非エラーデータと直後の非エラーデータとの
平均値を示すデータで置換する（平均値補間す
る）かによつて行われる。
は、ラツチ回路２の出力データはエラーデータで
あるためデータセレクタ４２，４４を介してその
ままDATA−OUTとすることはできない。そこ
で何らかの補間データと置換してやる必要があ
る。これは最も時間的に近い過去に発生した非エ
ラーデータで置換する（前値ホールドする）か、
その非エラーデータと直後の非エラーデータとの
平均値を示すデータで置換する（平均値補間す
る）かによつて行われる。
これはエラーデータの直後のデータの信頼性に
よつて決定される。即ち、直後のデータが非エラ
ーデータであれば平均値補間が可能であるため、
全加算回路１６の出力データの上位４ビツト分に
より前述の如く得られる平均値データで置換す
る。この場合はアンドゲート３８の出力がハイレ
ベルとなりデータセレクタ４２は図中Ｈ側に入力
されているデータ（即ち全加算回路１６の出力デ
ータの上位ビツト分）を出力し、これはデータセ
レクタ４４のＬ側を介してDATA−OUTとな
る。D4を（D3＋D5）／２で置換している部分、
D7を（D6＋D8）／２で置換している部分がこれ
に相当する。
よつて決定される。即ち、直後のデータが非エラ
ーデータであれば平均値補間が可能であるため、
全加算回路１６の出力データの上位４ビツト分に
より前述の如く得られる平均値データで置換す
る。この場合はアンドゲート３８の出力がハイレ
ベルとなりデータセレクタ４２は図中Ｈ側に入力
されているデータ（即ち全加算回路１６の出力デ
ータの上位ビツト分）を出力し、これはデータセ
レクタ４４のＬ側を介してDATA−OUTとな
る。D4を（D3＋D5）／２で置換している部分、
D7を（D6＋D8）／２で置換している部分がこれ
に相当する。
一方、直後のデータがエラーデータであるとき
には、平均値補間を行うことが不可能であるので
直前に出力されたデータをもう一度出力する。こ
の時アンドゲート４０の出力がハイレベルとな
り、データセレクタ４４は直前に出力したデータ
をラツチ回路４で１サンプル期間遅らせたものを
出力する。このデータセレクタ４４の出力データ
はDATA OUTとされると共に、再びラツチ回
路４に供給される。D9をD8で置換している部
分、D13〜17をD12で置換している部分がこれに
相当する。
には、平均値補間を行うことが不可能であるので
直前に出力されたデータをもう一度出力する。こ
の時アンドゲート４０の出力がハイレベルとな
り、データセレクタ４４は直前に出力したデータ
をラツチ回路４で１サンプル期間遅らせたものを
出力する。このデータセレクタ４４の出力データ
はDATA OUTとされると共に、再びラツチ回
路４に供給される。D9をD8で置換している部
分、D13〜17をD12で置換している部分がこれに
相当する。
更にいくつかエラーデータが連続した時に、最
後のエラーデータがラツチ回路２より出力されて
いる時には、前述の説明より明らかな如くアンド
ゲート３８の出力はハイレベル、アンドゲート４
０の出力はローレベルであるため、DATA
OUTへは全加算回路１６の出力の上位４ビツト
を出力する。この全加算回路はラツチ回路４より
出力されている前値ホールドデータ、即ち最も近
い過去に発生した非エラーデータと、DATA−
INに入力されている非エラーデータとの平均値
のデータがDATA−OUTより出力される。D10
を（D8＋D11）／２で置換している部分、D18を
（D12＋D19）／２で置換している部分がこれに
相当する。
後のエラーデータがラツチ回路２より出力されて
いる時には、前述の説明より明らかな如くアンド
ゲート３８の出力はハイレベル、アンドゲート４
０の出力はローレベルであるため、DATA
OUTへは全加算回路１６の出力の上位４ビツト
を出力する。この全加算回路はラツチ回路４より
出力されている前値ホールドデータ、即ち最も近
い過去に発生した非エラーデータと、DATA−
INに入力されている非エラーデータとの平均値
のデータがDATA−OUTより出力される。D10
を（D8＋D11）／２で置換している部分、D18を
（D12＋D19）／２で置換している部分がこれに
相当する。
尚全加算回路２４の出力データは原アナログ信
号の２次微分的特徴を示し、このデータが正の時
には原アナログ信号が下に凸、負の時には上に凸
ということになる。全加算回路２４の出力は2′s
コンプリメントによるデータであるので、その
MSBを全加算回路１６に供給することによつて、
同様に平均値演算結果の切上げもしくは切下げを
行つている。
号の２次微分的特徴を示し、このデータが正の時
には原アナログ信号が下に凸、負の時には上に凸
ということになる。全加算回路２４の出力は2′s
コンプリメントによるデータであるので、その
MSBを全加算回路１６に供給することによつて、
同様に平均値演算結果の切上げもしくは切下げを
行つている。
上述の如き構成に於いても粗い量子化を行つた
場合にも同様に原アナログ信号に近似したデータ
が得られることはいうまでもない。
場合にも同様に原アナログ信号に近似したデータ
が得られることはいうまでもない。
尚、上述の説明に於いてはオフセツトバイナリ
の４ビツトデータを用いて説明しているが、デー
タの種類及び量子化数に関係なく本発明は適用可
能である。また補間データを得るための演算手段
としては平均値演算についてのみ説明したが、３
次補間法の場合の演算結果を切上げまたは切下げ
る場合にも本発明を適用可能である。
の４ビツトデータを用いて説明しているが、デー
タの種類及び量子化数に関係なく本発明は適用可
能である。また補間データを得るための演算手段
としては平均値演算についてのみ説明したが、３
次補間法の場合の演算結果を切上げまたは切下げ
る場合にも本発明を適用可能である。
〈効果の説明〉
以上説明した如く、本発明によればエラーデー
タをその前後のデータの演算出力に応じた補間デ
ータで置換する際、これによつて出力されるデー
タが原信号により近似する様にその演算結果の切
上げ切下げを行うことのできるデータ処理装置を
得るものである。
タをその前後のデータの演算出力に応じた補間デ
ータで置換する際、これによつて出力されるデー
タが原信号により近似する様にその演算結果の切
上げ切下げを行うことのできるデータ処理装置を
得るものである。
第１図は従来の一般的なデータ処理装置の概略
構成例を示す図、第２図は本発明の一実施例とし
てのデータ処理装置の要部構成を示す図、第３図
Ａ，Ｂは本発明の装置によるデータ置換を説明す
るための図、第４図は本発明の他の実施例として
のデータ処理装置の要部構成を示す図、第５図は
第４図各部の波形を示すタイミングチヤートであ
る。 ２，４，１４及び１８は夫々ラツチ回路、８，
４２は夫々置換手段に含まれるデータセレクタ、
１６は演算手段に含まれる全加算回路である。２
０，２２は夫々減算回路、２３は２倍回路、２４
は全加算回路でありこれらは判別手段に含まれ
る。
構成例を示す図、第２図は本発明の一実施例とし
てのデータ処理装置の要部構成を示す図、第３図
Ａ，Ｂは本発明の装置によるデータ置換を説明す
るための図、第４図は本発明の他の実施例として
のデータ処理装置の要部構成を示す図、第５図は
第４図各部の波形を示すタイミングチヤートであ
る。 ２，４，１４及び１８は夫々ラツチ回路、８，
４２は夫々置換手段に含まれるデータセレクタ、
１６は演算手段に含まれる全加算回路である。２
０，２２は夫々減算回路、２３は２倍回路、２４
は全加算回路でありこれらは判別手段に含まれ
る。
Claims (1)
- 【特許請求の範囲】 １ 時間的に連続なアナログ信号を標本化したデ
ータを伝送後に処理する装置であつて、 エラーデータの前後のデータを演算する演算手
段と、 前記エラーデータの近傍のデータを用いて前記
アナログ信号波形の２次微分的特徴を判別する判
別手段と、 前記判別手段の判別結果、前記アナログ信号波
形が上に凸な場合は前記演算結果を切り上げ、前
記アナログ信号波形が下に凸な場合は前記演算結
果を切り下げ、新たなデータを発生する発生手段
と、 前記発生手段で得たデータで前記エラーデータ
を置換する置換手段とを具えることを特徴とする
データ処理装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168584A JPS60176340A (ja) | 1984-02-22 | 1984-02-22 | デ−タ処理装置 |
| US06/697,399 US4803684A (en) | 1984-02-07 | 1985-02-01 | Apparatus for data error correction using rounding technique |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3168584A JPS60176340A (ja) | 1984-02-22 | 1984-02-22 | デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60176340A JPS60176340A (ja) | 1985-09-10 |
| JPH0546728B2 true JPH0546728B2 (ja) | 1993-07-14 |
Family
ID=12337938
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3168584A Granted JPS60176340A (ja) | 1984-02-07 | 1984-02-22 | デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60176340A (ja) |
-
1984
- 1984-02-22 JP JP3168584A patent/JPS60176340A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS60176340A (ja) | 1985-09-10 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |