JPH0547181A - メモリモジユール回路 - Google Patents
メモリモジユール回路Info
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- JPH0547181A JPH0547181A JP3206911A JP20691191A JPH0547181A JP H0547181 A JPH0547181 A JP H0547181A JP 3206911 A JP3206911 A JP 3206911A JP 20691191 A JP20691191 A JP 20691191A JP H0547181 A JPH0547181 A JP H0547181A
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- memory
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- 230000007274 generation of a signal involved in cell-cell signaling Effects 0.000 claims description 12
- 238000013500 data storage Methods 0.000 claims description 3
- 238000010586 diagram Methods 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 8
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
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- Microelectronics & Electronic Packaging (AREA)
- Static Random-Access Memory (AREA)
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Abstract
(57)【要約】
【目的】 同一のメモリデバイスを１個或いは複数個搭
載するメモリモジュール回路において、搭載するメモリ
デバイスの個数が異なっても、同一のプリント基板の使
用を可能にする。 【構成】 プリント基板５０上に搭載するメモリデバイ
ス７１〜７８の個数を、デバイス数設定手段８０で設定
する。チップ選択信号生成回路９０は、デバイス数設定
手段８０の設定内容に基づき、上位アドレスビットＡＤ
１０〜ＡＤ１２をコード変換し、その変換されたコード
をデコードしてチップ選択信号Ｅ０〜Ｅ７を選択する。
この選択されたチップ選択信号Ｅ０〜Ｅ７により、搭載
されたメモリデバイス７１〜７８に対するアクセスが可
能になる。
載するメモリモジュール回路において、搭載するメモリ
デバイスの個数が異なっても、同一のプリント基板の使
用を可能にする。 【構成】 プリント基板５０上に搭載するメモリデバイ
ス７１〜７８の個数を、デバイス数設定手段８０で設定
する。チップ選択信号生成回路９０は、デバイス数設定
手段８０の設定内容に基づき、上位アドレスビットＡＤ
１０〜ＡＤ１２をコード変換し、その変換されたコード
をデコードしてチップ選択信号Ｅ０〜Ｅ７を選択する。
この選択されたチップ選択信号Ｅ０〜Ｅ７により、搭載
されたメモリデバイス７１〜７８に対するアクセスが可
能になる。
Description
【０００１】
【産業上の利用分野】本発明は、メモリ集積回路からな
るデータ記憶用のメモリデバイスを複数個、プリント基
板に一体化実装したメモリモジュール回路に関するもの
である。
るデータ記憶用のメモリデバイスを複数個、プリント基
板に一体化実装したメモリモジュール回路に関するもの
である。
【０００２】
【従来の技術】従来、この種のメモリモジュール回路と
しては、例えば図２〜図５のようなものがあった。図２
はメモリデバイスを１個、図３はメモリデバイスを２
個、図４はメモリデバイスを４個、及び図５はメモリデ
バイスを８個、それぞれ搭載したメモリモジュール回路
の構成ブロック図である。
しては、例えば図２〜図５のようなものがあった。図２
はメモリデバイスを１個、図３はメモリデバイスを２
個、図４はメモリデバイスを４個、及び図５はメモリデ
バイスを８個、それぞれ搭載したメモリモジュール回路
の構成ブロック図である。
【０００３】図２のメモリモジュール回路では、プリン
ト基板１０−１を有し、そのプリント基板１０−１上に
は、アドレスバス２１−１およびデータバス２２−１等
の配線パターンが形成されている。このプリント基板１
０−１上には、メモリ集積回路からなるデータ記憶用の
１個のメモリデバイス３０−１が搭載されている。
ト基板１０−１を有し、そのプリント基板１０−１上に
は、アドレスバス２１−１およびデータバス２２−１等
の配線パターンが形成されている。このプリント基板１
０−１上には、メモリ集積回路からなるデータ記憶用の
１個のメモリデバイス３０−１が搭載されている。
【０００４】メモリデバイス３０−１は、１Ｋワード×
８ビット、つごう８Ｋビットのメモリであり、アドレス
バス２１−１に接続されるアドレス入力端子Ａ０〜Ａ
９、データバス２２−１に接続されるデータ入出力端子
Ｄ０〜Ｄ７、制御信号（例えば、チップイネーブル信
号）ＥＮが入力されるチップ選択端子ＣＥ、及びリード
／ライト制御信号Ｗが入力されるライトイネーブル端子
ＷＥを有している。
８ビット、つごう８Ｋビットのメモリであり、アドレス
バス２１−１に接続されるアドレス入力端子Ａ０〜Ａ
９、データバス２２−１に接続されるデータ入出力端子
Ｄ０〜Ｄ７、制御信号（例えば、チップイネーブル信
号）ＥＮが入力されるチップ選択端子ＣＥ、及びリード
／ライト制御信号Ｗが入力されるライトイネーブル端子
ＷＥを有している。
【０００５】次に、このメモリモジュール回路の動作を
説明する。なお、以下の説明では、一つのアドレスのデ
ータ量（１語長）をワードと呼ぶ。
説明する。なお、以下の説明では、一つのアドレスのデ
ータ量（１語長）をワードと呼ぶ。
【０００６】制御信号ＥＮを“０”にすると、メモリデ
バイス３０−１が選択状態になり、書込みや読出しが可
能になる。例えば、メモリデバイス３０−１に記憶され
たデータを読出す場合、リード／ライト制御信号Ｗを
“１”にし、アドレスＡＤ０〜ＡＤ９をアドレスバス２
１−１を介してメモリデバイス３０−１のアドレス入力
端子Ａ０〜Ａ９に入力する。すると、メモリデバイス３
０−１から、アドレスＡＤ０〜ＡＤ９に記憶されたデー
タＤＡ０〜ＤＡ７が読出され、データバス２２−１を介
して外部へ出力される。
バイス３０−１が選択状態になり、書込みや読出しが可
能になる。例えば、メモリデバイス３０−１に記憶され
たデータを読出す場合、リード／ライト制御信号Ｗを
“１”にし、アドレスＡＤ０〜ＡＤ９をアドレスバス２
１−１を介してメモリデバイス３０−１のアドレス入力
端子Ａ０〜Ａ９に入力する。すると、メモリデバイス３
０−１から、アドレスＡＤ０〜ＡＤ９に記憶されたデー
タＤＡ０〜ＤＡ７が読出され、データバス２２−１を介
して外部へ出力される。
【０００７】図３のメモリモジュール回路では、プリン
ト基板１０−２を有し、そのプリント基板１０−２上に
は、アドレスバス２１−２及びデータバス２２−２等の
配線パターンが形成されている。そして、１Ｋワード×
８ビットのメモリデバイス３０−１，３０−２が２個、
プリント基板１０−２上に搭載されている。
ト基板１０−２を有し、そのプリント基板１０−２上に
は、アドレスバス２１−２及びデータバス２２−２等の
配線パターンが形成されている。そして、１Ｋワード×
８ビットのメモリデバイス３０−１，３０−２が２個、
プリント基板１０−２上に搭載されている。
【０００８】メモリデバイス３０−１，３０−２のアド
レス入力端子Ａ０〜Ａ９は、アドレスＡＤ０〜ＡＤ９入
力用のアドレスバス２１−２に接続され、データ入出力
端子Ｄ０〜Ｄ７が、データＤＡ０〜ＤＡ７の入出力用デ
ータバス２２−２に接続され、さらにライトイネーブル
端子ＷＥに、リード／ライト制御信号Ｗが供給されるよ
うになっている。
レス入力端子Ａ０〜Ａ９は、アドレスＡＤ０〜ＡＤ９入
力用のアドレスバス２１−２に接続され、データ入出力
端子Ｄ０〜Ｄ７が、データＤＡ０〜ＤＡ７の入出力用デ
ータバス２２−２に接続され、さらにライトイネーブル
端子ＷＥに、リード／ライト制御信号Ｗが供給されるよ
うになっている。
【０００９】また、プリント基板１０−２上には、アド
レスデコーダ４０−１が設けられている。このアドレス
デコーダ４０−１は、上位アドレスビットＡＤ１０を入
力する入力端子ＩＮ０と、制御信号ＥＮを入力する制御
入力端子ＥＮＩと、メモリデバイス３０−１，３０−２
へチップ選択信号Ｅ０，Ｅ１を出力する出力端子ＥＱ
０，ＥＱ１とを備え、アドレスＡＤ９より上位の上位ア
ドレスビットＡＤ１０をデコードし、二つのチップ選択
信号Ｅ０，Ｅ１を出力する回路である。
レスデコーダ４０−１が設けられている。このアドレス
デコーダ４０−１は、上位アドレスビットＡＤ１０を入
力する入力端子ＩＮ０と、制御信号ＥＮを入力する制御
入力端子ＥＮＩと、メモリデバイス３０−１，３０−２
へチップ選択信号Ｅ０，Ｅ１を出力する出力端子ＥＱ
０，ＥＱ１とを備え、アドレスＡＤ９より上位の上位ア
ドレスビットＡＤ１０をデコードし、二つのチップ選択
信号Ｅ０，Ｅ１を出力する回路である。
【００１０】次に、動作を説明する。上位アドレスビッ
トＡＤ１０が“０”の時、アドレスレコーダ４０−１か
ら出力されるチップ選択信号Ｅ０が“０”で、メモリデ
バイス３０−１が選択されてイネーブル状態になり、チ
ップ選択信号Ｅ１が“１”で、メモリデバイス３０−２
が禁止状態になる。また、上位アドレスビットＡＤ１０
が“１”の時、メモリデバイス３０−２が選択されてイ
ネーブル状態になり、メモリデバイス３０−１が禁止状
態になる。
トＡＤ１０が“０”の時、アドレスレコーダ４０−１か
ら出力されるチップ選択信号Ｅ０が“０”で、メモリデ
バイス３０−１が選択されてイネーブル状態になり、チ
ップ選択信号Ｅ１が“１”で、メモリデバイス３０−２
が禁止状態になる。また、上位アドレスビットＡＤ１０
が“１”の時、メモリデバイス３０−２が選択されてイ
ネーブル状態になり、メモリデバイス３０−１が禁止状
態になる。
【００１１】ところが、制御信号ＥＮが“１”だと、上
位アドレスビットＡＤ１０の論理に無関係に、チップ選
択信号Ｅ０＝Ｅ１＝“１”となって、メモリデバイス３
０−１及び３０−２が共に禁止状態になる。
位アドレスビットＡＤ１０の論理に無関係に、チップ選
択信号Ｅ０＝Ｅ１＝“１”となって、メモリデバイス３
０−１及び３０−２が共に禁止状態になる。
【００１２】従って、この図３のメモリモジュール回路
では、全体のメモリ容量が図２の回路の２倍の２Ｋワー
ド×８ビットになる。前半の（１６進表現のアドレスで
０００Ｈ〜３ＦＦＨ）１Ｋワードをメモリデバイス３０
−１が担い、後半の（１６進表現のアドレスで４００Ｈ
〜７ＦＦＨ）１Ｋワードをメモリデバイス３０−２が担
うことになる。
では、全体のメモリ容量が図２の回路の２倍の２Ｋワー
ド×８ビットになる。前半の（１６進表現のアドレスで
０００Ｈ〜３ＦＦＨ）１Ｋワードをメモリデバイス３０
−１が担い、後半の（１６進表現のアドレスで４００Ｈ
〜７ＦＦＨ）１Ｋワードをメモリデバイス３０−２が担
うことになる。
【００１３】図４のメモリモジュール回路では、プリン
ト基板１０−３を有し、そのプリント基板１０−３上に
は、アドレスバス２１−３及びデータバス２２−３等の
配線パターンが形成され、それらの上に各１Ｋワード×
８ビットの４個のメモリデバイス３０−１〜３０−４が
搭載されている。さらに、出力４ビットのアドレスデコ
ーダ４０−２がプリント基板１０−３上に設けられてい
る。
ト基板１０−３を有し、そのプリント基板１０−３上に
は、アドレスバス２１−３及びデータバス２２−３等の
配線パターンが形成され、それらの上に各１Ｋワード×
８ビットの４個のメモリデバイス３０−１〜３０−４が
搭載されている。さらに、出力４ビットのアドレスデコ
ーダ４０−２がプリント基板１０−３上に設けられてい
る。
【００１４】アドレスデコーダ４０−２は、アドレスＡ
Ｄ９より上位の上位アドレスビットＡＤ１０，ＡＤ１１
を入力する入力端子ＩＮ０，ＩＮ１、制御信号ＥＮを入
力する制御入力端子ＥＮＩ、及び各メモリデバイス３０
−１〜３０−４へチップ選択信号Ｅ０〜Ｅ３を出力する
出力端子ＥＱ０〜ＥＱ３を有し、上位アドレスビットＡ
Ｄ１０，ＡＤ１１をデコードしてチップ選択信号Ｅ０〜
Ｅ３を各メモリデバイス３０−１〜３０−４へ供給する
回路である。
Ｄ９より上位の上位アドレスビットＡＤ１０，ＡＤ１１
を入力する入力端子ＩＮ０，ＩＮ１、制御信号ＥＮを入
力する制御入力端子ＥＮＩ、及び各メモリデバイス３０
−１〜３０−４へチップ選択信号Ｅ０〜Ｅ３を出力する
出力端子ＥＱ０〜ＥＱ３を有し、上位アドレスビットＡ
Ｄ１０，ＡＤ１１をデコードしてチップ選択信号Ｅ０〜
Ｅ３を各メモリデバイス３０−１〜３０−４へ供給する
回路である。
【００１５】次に、動作を説明する。制御信号ＥＮが
“１”だと、上位アドレスビットＡＤ１０，ＡＤ１１と
無関係に、チップ選択信号がＥ０＝Ｅ１＝Ｅ２＝Ｅ３＝
“１”となって、全メモリデバイス３０−１〜３０−４
が全て禁止状態になってしまうが、制御信号ＥＮが
“０”であれば、メモリデバイス３０−１〜３０−４が
次の〜のように動作する。
“１”だと、上位アドレスビットＡＤ１０，ＡＤ１１と
無関係に、チップ選択信号がＥ０＝Ｅ１＝Ｅ２＝Ｅ３＝
“１”となって、全メモリデバイス３０−１〜３０−４
が全て禁止状態になってしまうが、制御信号ＥＮが
“０”であれば、メモリデバイス３０−１〜３０−４が
次の〜のように動作する。
【００１６】ＡＤ１１＝“０”、ＡＤ１０＝“０”な
ら、Ｅ０のみ“０”で、３０−１だけがイネーブル ＡＤ１１＝“０”、ＡＤ１０＝“１”なら、Ｅ１のみ
“０”で、３０−２だけがイネーブル ＡＤ１１＝“１”、ＡＤ１０＝“０”なら、Ｅ２のみ
“０”で、３０−３だけがイネーブル ＡＤ１１＝“０”、ＡＤ１０＝“１”なら、Ｅ３のみ
“０”で、３０−４だけがイネーブル このように、図４のメモリモジュール回路では、全体の
メモリ容量が図２の回路の４倍の４Ｋワード×８ビット
になる。そして、メモリデバイス３０−１がアドレス０
００Ｈ〜３ＦＦＨに対応し、３０−２が４００Ｈ〜７Ｆ
ＦＨに対応し、３０−３が８００Ｈ〜ＢＦＦＨに対応
し、３０−４がＣ００Ｈ〜ＦＦＦＨに対応する。
ら、Ｅ０のみ“０”で、３０−１だけがイネーブル ＡＤ１１＝“０”、ＡＤ１０＝“１”なら、Ｅ１のみ
“０”で、３０−２だけがイネーブル ＡＤ１１＝“１”、ＡＤ１０＝“０”なら、Ｅ２のみ
“０”で、３０−３だけがイネーブル ＡＤ１１＝“０”、ＡＤ１０＝“１”なら、Ｅ３のみ
“０”で、３０−４だけがイネーブル このように、図４のメモリモジュール回路では、全体の
メモリ容量が図２の回路の４倍の４Ｋワード×８ビット
になる。そして、メモリデバイス３０−１がアドレス０
００Ｈ〜３ＦＦＨに対応し、３０−２が４００Ｈ〜７Ｆ
ＦＨに対応し、３０−３が８００Ｈ〜ＢＦＦＨに対応
し、３０−４がＣ００Ｈ〜ＦＦＦＨに対応する。
【００１７】図５のメモリモジュール回路では、アドレ
スバス２１−４及びデータバス２２−４等の配線パター
ンが形成されたプリント基板１０−４を有し、そのプリ
ント基板１０−４上には、各１Ｋワード×８ビットの８
個のメモリデバイス３０−１〜３０−８が搭載されてい
る。そして、これらのメモリデバイス３０−１〜３０−
８をアドレスデコーダ４０−３によって選択するように
なっている。
スバス２１−４及びデータバス２２−４等の配線パター
ンが形成されたプリント基板１０−４を有し、そのプリ
ント基板１０−４上には、各１Ｋワード×８ビットの８
個のメモリデバイス３０−１〜３０−８が搭載されてい
る。そして、これらのメモリデバイス３０−１〜３０−
８をアドレスデコーダ４０−３によって選択するように
なっている。
【００１８】アドレスデコーダ４０−３は、アドレスＡ
Ｄ９より上位の上位アドレスビットＡＤ１０〜ＡＤ１２
を入力する入力端子ＩＮ０〜ＩＮ２と、制御信号ＥＮを
入力する制御入力端子ＥＮＩと、チップ選択信号Ｅ０〜
Ｅ７を出力する出力端子ＥＱ０〜ＥＱ７とを備え、上位
アドレスビットＡＤ１０〜ＡＤ１２をデコードしてチッ
プ選択信号Ｅ０〜Ｅ７を出力し、メモリデバイス３０−
１〜３０−８のいずれか一つをイネーブル状態にする機
能を有している。
Ｄ９より上位の上位アドレスビットＡＤ１０〜ＡＤ１２
を入力する入力端子ＩＮ０〜ＩＮ２と、制御信号ＥＮを
入力する制御入力端子ＥＮＩと、チップ選択信号Ｅ０〜
Ｅ７を出力する出力端子ＥＱ０〜ＥＱ７とを備え、上位
アドレスビットＡＤ１０〜ＡＤ１２をデコードしてチッ
プ選択信号Ｅ０〜Ｅ７を出力し、メモリデバイス３０−
１〜３０−８のいずれか一つをイネーブル状態にする機
能を有している。
【００１９】次に、動作を説明する。制御信号ＥＮが
“１”だと、３ビットの上位アドレスビットＡＤ１０〜
ＡＤ１２の論理と無関係に、８ビットのチップ選択信号
Ｅ０〜Ｅ７の全てが“１”となり、全メモリデバイス３
０−１〜３０−８が全て禁止状態になってしまう。これ
に対し、制御信号ＥＮが“０”であれば、チップ選択信
号Ｅ０〜Ｅ７の内から、３ビットの上位アドレスビット
ＡＤ１０〜ＡＤ１２の各状態値に対応する一つだけが選
択的に“０”になり、メモリデバイス３０−１〜３０−
８の内の一つだけが選択される。
“１”だと、３ビットの上位アドレスビットＡＤ１０〜
ＡＤ１２の論理と無関係に、８ビットのチップ選択信号
Ｅ０〜Ｅ７の全てが“１”となり、全メモリデバイス３
０−１〜３０−８が全て禁止状態になってしまう。これ
に対し、制御信号ＥＮが“０”であれば、チップ選択信
号Ｅ０〜Ｅ７の内から、３ビットの上位アドレスビット
ＡＤ１０〜ＡＤ１２の各状態値に対応する一つだけが選
択的に“０”になり、メモリデバイス３０−１〜３０−
８の内の一つだけが選択される。
【００２０】このように、図５のメモリモジュール回路
では、全体として８Ｋワード×８ビットのメモリ容量を
実現できる。つまり、００００Ｈ〜１ＦＦＦＨのアドレ
ス空間を８個のメモリデバイス３０−１〜３０−８でカ
バーするのである。
では、全体として８Ｋワード×８ビットのメモリ容量を
実現できる。つまり、００００Ｈ〜１ＦＦＦＨのアドレ
ス空間を８個のメモリデバイス３０−１〜３０−８でカ
バーするのである。
【００２１】
【発明が解決しようとする課題】しかしながら、従来の
図２〜図５に示すメモリモジュール回路では、１Ｋワー
ド×８ビット〜８Ｋワード×８ビットのメモリ容量を実
現できるものの、これらの各メモリモジュール回路では
それぞれ回路構成が異なるから、メモリデバイス搭載用
のプリント基板１０−１〜１０−４の配線パターンがそ
れぞれ異なる。そのため、メモリ容量に応じたそれぞれ
専用のプリント基板１０−１〜１０−４が必要になり、
メモリモジュールの製造が煩雑になると共に、それによ
る製造コストが高くなるという問題があり、それを解決
することが困難であった。
図２〜図５に示すメモリモジュール回路では、１Ｋワー
ド×８ビット〜８Ｋワード×８ビットのメモリ容量を実
現できるものの、これらの各メモリモジュール回路では
それぞれ回路構成が異なるから、メモリデバイス搭載用
のプリント基板１０−１〜１０−４の配線パターンがそ
れぞれ異なる。そのため、メモリ容量に応じたそれぞれ
専用のプリント基板１０−１〜１０−４が必要になり、
メモリモジュールの製造が煩雑になると共に、それによ
る製造コストが高くなるという問題があり、それを解決
することが困難であった。
【００２２】本発明は、前記従来技術が持っていた課題
として、メモリ容量に応じた専用のプリント基板が必要
になるという点について解決したメモリモジュール回路
を提供するものである。
として、メモリ容量に応じた専用のプリント基板が必要
になるという点について解決したメモリモジュール回路
を提供するものである。
【００２３】
【課題を解決するための手段】第１の発明は、前記課題
を解決するために、メモリデバイスをプリント基板に一
体化実装したメモリモジュール回路において、複数個の
データ記憶用メモリデバイスの搭載可能な配線パターン
を有するプリント基板と、前記プリント基板上に形成さ
れ、前記プリント基板上に搭載される前記メモリデバイ
スの個数を設定するデバイス数設定手段と、前記プリン
ト基板上に形成されたチップ選択信号生成回路とを、備
えている。チップ選択信号生成回路は、前記デバイス数
設定手段の設定内容に基づき、所定のアドレスビットを
コード変換してアドレスコードを生成し、該アドレスコ
ードをデコードしてメモリデバイス選択用のチップ選択
信号を生成する回路である。
を解決するために、メモリデバイスをプリント基板に一
体化実装したメモリモジュール回路において、複数個の
データ記憶用メモリデバイスの搭載可能な配線パターン
を有するプリント基板と、前記プリント基板上に形成さ
れ、前記プリント基板上に搭載される前記メモリデバイ
スの個数を設定するデバイス数設定手段と、前記プリン
ト基板上に形成されたチップ選択信号生成回路とを、備
えている。チップ選択信号生成回路は、前記デバイス数
設定手段の設定内容に基づき、所定のアドレスビットを
コード変換してアドレスコードを生成し、該アドレスコ
ードをデコードしてメモリデバイス選択用のチップ選択
信号を生成する回路である。
【００２４】第２の発明では、第１の発明のチップ選択
信号生成回路を、前記デバイス数設定手段の設定内容に
基づき上位アドレスビットをコード変換してアドレスコ
ードを生成するコード変換回路と、制御信号により活性
化され前記アドレスコードをデコードして前記チップ選
択信号を生成するアドレスデコーダとで、構成してい
る。
信号生成回路を、前記デバイス数設定手段の設定内容に
基づき上位アドレスビットをコード変換してアドレスコ
ードを生成するコード変換回路と、制御信号により活性
化され前記アドレスコードをデコードして前記チップ選
択信号を生成するアドレスデコーダとで、構成してい
る。
【００２５】
【作用】第１の発明によれば、以上のようにメモリモジ
ュール回路を構成したので、プリント基板上に搭載する
メモリデバイスの数に応じてその数をデバイス数設定手
段で設定する。すると、チップ選択信号生成回路は、デ
バイス数設定手段の設定内容に基づき、所定のアドレス
ビットをコード変換してアドレスコードを生成し、その
アドレスコードをデコードしてチップ選択信号を出力す
る。このチップ選択信号により、搭載されたメモリデバ
イスに対するアクセスが行える。従って、搭載するメモ
リデバイスの個数が異なっても、一種類のプリント基板
を使うことができ、それによって製造の簡単化と製造コ
ストの低減化が図れる。
ュール回路を構成したので、プリント基板上に搭載する
メモリデバイスの数に応じてその数をデバイス数設定手
段で設定する。すると、チップ選択信号生成回路は、デ
バイス数設定手段の設定内容に基づき、所定のアドレス
ビットをコード変換してアドレスコードを生成し、その
アドレスコードをデコードしてチップ選択信号を出力す
る。このチップ選択信号により、搭載されたメモリデバ
イスに対するアクセスが行える。従って、搭載するメモ
リデバイスの個数が異なっても、一種類のプリント基板
を使うことができ、それによって製造の簡単化と製造コ
ストの低減化が図れる。
【００２６】第２の発明によれば、コード変換回路は、
デバイス数設定手段の設定内容に基づき、上位アドレス
ビットをコード変換してアドレスコードを生成し、それ
をアドレスデコーダへ与える。アドレスデコーダでは、
アドレスコードをデコードしてチップ選択信号を生成
し、そのチップ選択信号により、搭載されたメモリデバ
イスに対するアクセスを可能にさせる。これにより、回
路構成を複雑化することなく、プリント基板の共用化が
図れる。従って、前記課題を解決できるのである。
デバイス数設定手段の設定内容に基づき、上位アドレス
ビットをコード変換してアドレスコードを生成し、それ
をアドレスデコーダへ与える。アドレスデコーダでは、
アドレスコードをデコードしてチップ選択信号を生成
し、そのチップ選択信号により、搭載されたメモリデバ
イスに対するアクセスを可能にさせる。これにより、回
路構成を複雑化することなく、プリント基板の共用化が
図れる。従って、前記課題を解決できるのである。
【００２７】
【実施例】図１は、本発明の一実施例を示すメモリモジ
ュール回路の構成ブロック図である。
ュール回路の構成ブロック図である。
【００２８】このメモリモジュール回路は、プリント基
板５０を有し、そのプリント基板５０上には、アドレス
ＡＤ０〜ＡＤ９を入力するアドレスバス６１、及びデー
タＤＡ０〜ＤＡ７の入出力を行うデータバス６２等の配
線パターンが形成されている。この配線パターンは、複
数個のデータ記憶用メモリデバイス７１〜７８を搭載で
きる構成になっており、所望のメモリ容量に応じて任意
の個数が搭載される。各メモリデバイス７１〜７８は、
メモリ集積回路で構成され、アドレスバス６１に接続さ
れるアドレス入力端子Ａ０〜Ａ９、チップ選択信号Ｅ０
〜Ｅ７を入力するチップ選択端子ＣＥ、リード／ライト
制御信号ＷＥを入力するライトイネーブル端子ＷＥ、及
びデータバス６２に接続されるデータ入出力端子Ｄ０〜
Ｄ７をそれぞれ有している。
板５０を有し、そのプリント基板５０上には、アドレス
ＡＤ０〜ＡＤ９を入力するアドレスバス６１、及びデー
タＤＡ０〜ＤＡ７の入出力を行うデータバス６２等の配
線パターンが形成されている。この配線パターンは、複
数個のデータ記憶用メモリデバイス７１〜７８を搭載で
きる構成になっており、所望のメモリ容量に応じて任意
の個数が搭載される。各メモリデバイス７１〜７８は、
メモリ集積回路で構成され、アドレスバス６１に接続さ
れるアドレス入力端子Ａ０〜Ａ９、チップ選択信号Ｅ０
〜Ｅ７を入力するチップ選択端子ＣＥ、リード／ライト
制御信号ＷＥを入力するライトイネーブル端子ＷＥ、及
びデータバス６２に接続されるデータ入出力端子Ｄ０〜
Ｄ７をそれぞれ有している。
【００２９】また、プリント基板５０上には、デバイス
数設定手段８０とチップ選択信号生成回路９０とが形成
されている。デバイス数設定手段８０は、プリント基板
５０上に搭載されるメモリデバイス７１〜７８の個数を
設定し、論理“Ｌ”または“Ｈ”の設定信号Ｎ０，Ｎ１
をチップ選択信号生成回路９０へ出力する機能を有して
いる。
数設定手段８０とチップ選択信号生成回路９０とが形成
されている。デバイス数設定手段８０は、プリント基板
５０上に搭載されるメモリデバイス７１〜７８の個数を
設定し、論理“Ｌ”または“Ｈ”の設定信号Ｎ０，Ｎ１
をチップ選択信号生成回路９０へ出力する機能を有して
いる。
【００３０】チップ選択信号生成回路９０は、アドレス
ＡＤ９より上位の上位アドレスビットＡＤ１０〜ＡＤ１
２を入力し、チップ選択信号Ｅ０〜Ｅ７をメモリデバイ
ス７１〜７８へ出力する回路である。このチップ選択信
号生成回路９０は、設定信号Ｎ０，Ｎ１の論理状態によ
って上位アドレスビットＡＤ１０〜ＡＤ１２のコード変
換を行い、修飾された３ビットのアドレスコードＳ０〜
Ｓ２を生成するコード変換回路９１と、該アドレスコー
ドＳ０〜Ｓ２をデコードしてチップ選択信号Ｅ０〜Ｅ７
を出力するアドレスデコーダ９２とで、構成されてい
る。
ＡＤ９より上位の上位アドレスビットＡＤ１０〜ＡＤ１
２を入力し、チップ選択信号Ｅ０〜Ｅ７をメモリデバイ
ス７１〜７８へ出力する回路である。このチップ選択信
号生成回路９０は、設定信号Ｎ０，Ｎ１の論理状態によ
って上位アドレスビットＡＤ１０〜ＡＤ１２のコード変
換を行い、修飾された３ビットのアドレスコードＳ０〜
Ｓ２を生成するコード変換回路９１と、該アドレスコー
ドＳ０〜Ｓ２をデコードしてチップ選択信号Ｅ０〜Ｅ７
を出力するアドレスデコーダ９２とで、構成されてい
る。
【００３１】アドレスデコーダ９２は、チップイネーブ
ル信号等の制御信号ＥＮを入力する制御入力端子ＥＮ
Ｉ、及びチップ選択信号Ｅ０〜Ｅ７を出力する出力端子
ＥＱ０〜ＥＱ７を有し、制御信号ＥＮにより活性化する
ようになっている。
ル信号等の制御信号ＥＮを入力する制御入力端子ＥＮ
Ｉ、及びチップ選択信号Ｅ０〜Ｅ７を出力する出力端子
ＥＱ０〜ＥＱ７を有し、制御信号ＥＮにより活性化する
ようになっている。
【００３２】図６は、図１中のコード変換回路９１のコ
ード変換内容を示す図である。このコード変換内容を実
現するための具体的な回路構成例が図７に示されてい
る。
ード変換内容を示す図である。このコード変換内容を実
現するための具体的な回路構成例が図７に示されてい
る。
【００３３】図７のコード変換回路９１は、設定信号Ｎ
０，Ｎ１の論理積を求めるＡＮＤゲート９１ａと、論理
和を求めるＯＲゲート９１ｂとを備え、それらの出力側
に、上位アドレスビットＡＤ１０〜ＡＤ１２との論理積
を求めるＡＮＤゲート９１ｃ〜９１ｅが接続されてい
る。
０，Ｎ１の論理積を求めるＡＮＤゲート９１ａと、論理
和を求めるＯＲゲート９１ｂとを備え、それらの出力側
に、上位アドレスビットＡＤ１０〜ＡＤ１２との論理積
を求めるＡＮＤゲート９１ｃ〜９１ｅが接続されてい
る。
【００３４】図１中のアドレスデコーダ９２は、３ビッ
トのアドレスコードＳ０〜Ｓ２をデコードして８個の出
力チップ選択信号Ｅ０〜Ｅ７の内の一つのチップ選択信
号だけを選択的に“Ｌ”にするように動作する。即ち、
Ｓ２，Ｓ１，Ｓ０＝“０００”ならＥ０〜Ｅ７のうちＥ
０だけが“Ｌ”Ｓ２，Ｓ１，Ｓ０＝“００１”ならＥ０
〜Ｅ７のうちＥ１だけが“Ｌ”以下同様に、Ｓ２，Ｓ
１，Ｓ０＝“１１１”ならＥ０〜Ｅ７のうちＥ７だけが
“Ｌ”となる。各チップ選択信号Ｅ０〜Ｅ７は、各メモ
リデバイス７１〜７８のチップ選択端子ＣＥにそれぞれ
供給される。各メモリデバイス７１〜７８は、チップ選
択端子ＣＥが“Ｌ”の時、リードやライトが可能なアク
ティブ状態になる。そして、ＥＮＩ＝“Ｌ”の条件の下
に、Ｓ２，Ｓ１，Ｓ０＝“０００”なら、７１だけがア
クティブ状態になり、Ｓ２，Ｓ１，Ｓ０＝“００１”な
ら、７２だけがアクティブ状態になり、以下同様に、Ｓ
２，Ｓ１，Ｓ０＝“１１１”なら、７８だけがアクティ
ブ状態になる。
トのアドレスコードＳ０〜Ｓ２をデコードして８個の出
力チップ選択信号Ｅ０〜Ｅ７の内の一つのチップ選択信
号だけを選択的に“Ｌ”にするように動作する。即ち、
Ｓ２，Ｓ１，Ｓ０＝“０００”ならＥ０〜Ｅ７のうちＥ
０だけが“Ｌ”Ｓ２，Ｓ１，Ｓ０＝“００１”ならＥ０
〜Ｅ７のうちＥ１だけが“Ｌ”以下同様に、Ｓ２，Ｓ
１，Ｓ０＝“１１１”ならＥ０〜Ｅ７のうちＥ７だけが
“Ｌ”となる。各チップ選択信号Ｅ０〜Ｅ７は、各メモ
リデバイス７１〜７８のチップ選択端子ＣＥにそれぞれ
供給される。各メモリデバイス７１〜７８は、チップ選
択端子ＣＥが“Ｌ”の時、リードやライトが可能なアク
ティブ状態になる。そして、ＥＮＩ＝“Ｌ”の条件の下
に、Ｓ２，Ｓ１，Ｓ０＝“０００”なら、７１だけがア
クティブ状態になり、Ｓ２，Ｓ１，Ｓ０＝“００１”な
ら、７２だけがアクティブ状態になり、以下同様に、Ｓ
２，Ｓ１，Ｓ０＝“１１１”なら、７８だけがアクティ
ブ状態になる。
【００３５】アドレスデコーダ９２の制御入力端子ＥＮ
Ｉには、制御信号ＥＮが入力され、ＥＮ＝“Ｌ”なら、
上記動作が可能であるが、ＥＮ＝“Ｈ”だと、チップ選
択信号Ｅ０〜Ｅ７が全て“Ｈ”になる。
Ｉには、制御信号ＥＮが入力され、ＥＮ＝“Ｌ”なら、
上記動作が可能であるが、ＥＮ＝“Ｈ”だと、チップ選
択信号Ｅ０〜Ｅ７が全て“Ｈ”になる。
【００３６】プリント基板５０に搭載されるメモリデバ
イス７１〜７８の個数に応じて、デバイス数設定手段８
０により、例えば次のように設定信号Ｎ０，Ｎ１を設定
する。
イス７１〜７８の個数に応じて、デバイス数設定手段８
０により、例えば次のように設定信号Ｎ０，Ｎ１を設定
する。
【００３７】７１だけを搭載するメモリモジュールな
ら、Ｎ１，Ｎ０＝“ＬＬ” ７１と７２を搭載するメモリモジュールなら、Ｎ１，Ｎ
０＝“ＬＨ” ７１〜７４を搭載するメモリモジュールなら、Ｎ１，Ｎ
０＝“ＨＬ” ７１〜７８を搭載するメモリモジュールなら、Ｎ１，Ｎ
０＝“ＨＨ” 図６において、プリント基板５０に搭載するメモリデバ
イス７１〜７８の個数が１個、つまり７１だけの場合、 Ｓ２，Ｓ１，Ｓ０＝“０００” とし、搭載するメモリデバイスの個数が２個、つまり７
１と７２の場合、 Ｓ２，Ｓ１，＝“００”かつ、Ｓ０＝ＡＤ１０ とし、搭載するメモリデバイスの個数が４個、つまり７
１〜７４の場合、 Ｓ２＝“０”、Ｓ１＝ＡＤ１１、かつＳ０＝ＡＤ１０ とし、搭載するメモリデバイスの個数が８個、つまり７
１〜７８の場合、 Ｓ２＝ＡＤ１２、Ｓ１＝ＡＤ１１、かつＳ０＝ＡＤ１０ とする。
ら、Ｎ１，Ｎ０＝“ＬＬ” ７１と７２を搭載するメモリモジュールなら、Ｎ１，Ｎ
０＝“ＬＨ” ７１〜７４を搭載するメモリモジュールなら、Ｎ１，Ｎ
０＝“ＨＬ” ７１〜７８を搭載するメモリモジュールなら、Ｎ１，Ｎ
０＝“ＨＨ” 図６において、プリント基板５０に搭載するメモリデバ
イス７１〜７８の個数が１個、つまり７１だけの場合、 Ｓ２，Ｓ１，Ｓ０＝“０００” とし、搭載するメモリデバイスの個数が２個、つまり７
１と７２の場合、 Ｓ２，Ｓ１，＝“００”かつ、Ｓ０＝ＡＤ１０ とし、搭載するメモリデバイスの個数が４個、つまり７
１〜７４の場合、 Ｓ２＝“０”、Ｓ１＝ＡＤ１１、かつＳ０＝ＡＤ１０ とし、搭載するメモリデバイスの個数が８個、つまり７
１〜７８の場合、 Ｓ２＝ＡＤ１２、Ｓ１＝ＡＤ１１、かつＳ０＝ＡＤ１０ とする。
【００３８】次に、本実施例の動作を、図１、図６、及
び図７を参照しつつ説明する。プリント基板５０に搭載
されるメモリデバイスが例えば７１の１個だけで、メモ
リ容量は１Ｋワード×８ビットの場合、Ｎ１，Ｎ０＝
“ＬＬ”に設定する。すると、上位アドレスビットＡＤ
１２〜ＡＤ１０に関係なく、コード変換回路９１から出
力されるアドレスコードがＳ２，Ｓ１，Ｓ０＝“００
０”になる。そのため、アドレスデコーダ９２から出力
されるチップ選択信号Ｅ０〜Ｅ７のうちＥ０だけが
“Ｌ”になるので、メモリデバイス７１のみがアクティ
ブ状態となる。
び図７を参照しつつ説明する。プリント基板５０に搭載
されるメモリデバイスが例えば７１の１個だけで、メモ
リ容量は１Ｋワード×８ビットの場合、Ｎ１，Ｎ０＝
“ＬＬ”に設定する。すると、上位アドレスビットＡＤ
１２〜ＡＤ１０に関係なく、コード変換回路９１から出
力されるアドレスコードがＳ２，Ｓ１，Ｓ０＝“００
０”になる。そのため、アドレスデコーダ９２から出力
されるチップ選択信号Ｅ０〜Ｅ７のうちＥ０だけが
“Ｌ”になるので、メモリデバイス７１のみがアクティ
ブ状態となる。
【００３９】そして、このメモリデバイス７１に対し、
例えばデータの読出しを行う場合、アドレスＡＤ０〜Ａ
Ｄ９をアドレスバス６１を介して該メモリデバイス７１
のアドレス入力端子Ａ０〜Ａ９に入力すると、該アドレ
スＡＤ０〜ＡＤ９で指定されたメモリセルのデータＤＡ
０〜ＤＡ７がデータ入出力端子Ｄ０〜Ｄ７から読出さ
れ、それがデータバス６２を介して外部へ出力される。
例えばデータの読出しを行う場合、アドレスＡＤ０〜Ａ
Ｄ９をアドレスバス６１を介して該メモリデバイス７１
のアドレス入力端子Ａ０〜Ａ９に入力すると、該アドレ
スＡＤ０〜ＡＤ９で指定されたメモリセルのデータＤＡ
０〜ＤＡ７がデータ入出力端子Ｄ０〜Ｄ７から読出さ
れ、それがデータバス６２を介して外部へ出力される。
【００４０】次に、プリント基板５０に搭載されるメモ
リデバイスが７１と７２の２個で、メモリ容量が２Ｋワ
ード×８ビットの場合、Ｎ１，Ｎ０＝“ＬＨ”に設定す
るので、上位アドレスビットＡＤ１２，ＡＤ１１に関係
なく、Ｓ２，Ｓ１＝“００”になるが、Ｓ０は上位アド
レスビットＡＤ１０に等しい。よって、ＡＤ１０が
“０”ならＥ０だけが“Ｌ”になるので、メモリデバイ
ス７１が選択される一方、ＡＤ１０が“１”ならＥ１だ
けが“Ｌ”になるので、メモリデバイス７２が選択され
る。従って、ＡＤ１０〜ＡＤ０の１１ビットアドレスに
よって２Ｋワードのアドレッシングが行われる。
リデバイスが７１と７２の２個で、メモリ容量が２Ｋワ
ード×８ビットの場合、Ｎ１，Ｎ０＝“ＬＨ”に設定す
るので、上位アドレスビットＡＤ１２，ＡＤ１１に関係
なく、Ｓ２，Ｓ１＝“００”になるが、Ｓ０は上位アド
レスビットＡＤ１０に等しい。よって、ＡＤ１０が
“０”ならＥ０だけが“Ｌ”になるので、メモリデバイ
ス７１が選択される一方、ＡＤ１０が“１”ならＥ１だ
けが“Ｌ”になるので、メモリデバイス７２が選択され
る。従って、ＡＤ１０〜ＡＤ０の１１ビットアドレスに
よって２Ｋワードのアドレッシングが行われる。
【００４１】プリント基板５０に搭載されるメモリデバ
イスが７１〜７４の４個で、メモリ容量が４Ｋワード×
８ビットの場合、Ｎ１，Ｎ０＝“ＨＬ”に設定するの
で、上位アドレスビットＡＤ１２に関係なく、Ｓ２＝
“０”になるが、Ｓ１はＡＤ１１に等しく、Ｓ０はＡＤ
１０に等しい。従って、アドレスデコーダ９２は上位ア
ドレスビットＡＤ１１，ＡＤ１０の２ビットをチップ選
択信号Ｅ０〜Ｅ３にデコードするので、全体としてＡＤ
１１〜ＡＤ０の１２ビットアドレスによって４Ｋワード
のアドレッシングが行われる。
イスが７１〜７４の４個で、メモリ容量が４Ｋワード×
８ビットの場合、Ｎ１，Ｎ０＝“ＨＬ”に設定するの
で、上位アドレスビットＡＤ１２に関係なく、Ｓ２＝
“０”になるが、Ｓ１はＡＤ１１に等しく、Ｓ０はＡＤ
１０に等しい。従って、アドレスデコーダ９２は上位ア
ドレスビットＡＤ１１，ＡＤ１０の２ビットをチップ選
択信号Ｅ０〜Ｅ３にデコードするので、全体としてＡＤ
１１〜ＡＤ０の１２ビットアドレスによって４Ｋワード
のアドレッシングが行われる。
【００４２】プリント基板５０に搭載されるメモリデバ
イスが７１〜７８の８個で、メモリ容量が８Ｋワード×
８ビットの場合、Ｎ１，Ｎ０＝“ＨＨ”に設定するの
で、Ｓ２はＡＤ１２に等しく、Ｓ１はＡＤ１１に等し
く、Ｓ０はＡＤ１０に等しい。従って、アドレスデコー
ダ９２はＡＤ１２，ＡＤ１１，ＡＤ１０の３ビットをＥ
０〜Ｅ７にデコードするので、全体としてＡＤ１２〜Ａ
Ｄ０の１３ビットアドレスによって８Ｋワードのアドレ
ッシングが行われる。
イスが７１〜７８の８個で、メモリ容量が８Ｋワード×
８ビットの場合、Ｎ１，Ｎ０＝“ＨＨ”に設定するの
で、Ｓ２はＡＤ１２に等しく、Ｓ１はＡＤ１１に等し
く、Ｓ０はＡＤ１０に等しい。従って、アドレスデコー
ダ９２はＡＤ１２，ＡＤ１１，ＡＤ１０の３ビットをＥ
０〜Ｅ７にデコードするので、全体としてＡＤ１２〜Ａ
Ｄ０の１３ビットアドレスによって８Ｋワードのアドレ
ッシングが行われる。
【００４３】以上のように、本実施例では、同一種類の
プリント基板５０を用い、デバイス数設定手段８０によ
って設定信号Ｎ０，Ｎ１を設定するだけで、１Ｋワード
×８ビット、２Ｋワード×８ビット、４Ｋワード８ビッ
ト、及び８Ｋワード×８ビットの４通りのメモリ容量を
持つメモリモジュール回路を構成できる。従って、各種
のメモリ容量のメモリモジュール回路を構成する場合、
一種類のプリント基板５０を用意すれば良い。そのた
め、メモリモジュール製造の簡単化と、それによる製造
コストを低減できる。
プリント基板５０を用い、デバイス数設定手段８０によ
って設定信号Ｎ０，Ｎ１を設定するだけで、１Ｋワード
×８ビット、２Ｋワード×８ビット、４Ｋワード８ビッ
ト、及び８Ｋワード×８ビットの４通りのメモリ容量を
持つメモリモジュール回路を構成できる。従って、各種
のメモリ容量のメモリモジュール回路を構成する場合、
一種類のプリント基板５０を用意すれば良い。そのた
め、メモリモジュール製造の簡単化と、それによる製造
コストを低減できる。
【００４４】なお、本発明は上記実施例に限定されず、
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
種々の変形が可能である。その変形例としては、例えば
次のようなものがある。
【００４５】（ａ）上記実施例では、各メモリデバイス
７１〜７８のメモリ容量が１Ｋワード×８ビットの場合
について、また搭載するデバイス数が８個までの場合に
ついて説明したが、異なる規模のメモリデバイスでも、
或いは搭載するデバイス数が最大８個ではなく、任意の
数でも、上記実施例が適用できる。
７１〜７８のメモリ容量が１Ｋワード×８ビットの場合
について、また搭載するデバイス数が８個までの場合に
ついて説明したが、異なる規模のメモリデバイスでも、
或いは搭載するデバイス数が最大８個ではなく、任意の
数でも、上記実施例が適用できる。
【００４６】（ｂ）図１においてチップ選択信号生成回
路９０は、コード変換回路９１及びアドレスデコーダ９
２で構成したが、それらの機能を持った一つの回路で構
成しても良い。
路９０は、コード変換回路９１及びアドレスデコーダ９
２で構成したが、それらの機能を持った一つの回路で構
成しても良い。
【００４７】
【発明の効果】以上詳細に説明したように、第１の発明
によれば、同一種類のプリント基板上に、デバイス数設
定手段及びチップ選択信号生成回路を設けたので、異な
るメモリ容量を同一種類のプリント基板上に構成するこ
とが可能になる。そのため、メモリモジュール製造の簡
単化と、それによる製造コストの低減化が期待できる。
第２の発明によれば、チップ選択信号生成回路をコード
変換回路及びアドレスデコーダより構成したので、上位
アドレスビットに基づき、メモリデバイス選択用のチッ
プ選択信号を、簡単な回路構成で、的確に生成すること
ができる。
によれば、同一種類のプリント基板上に、デバイス数設
定手段及びチップ選択信号生成回路を設けたので、異な
るメモリ容量を同一種類のプリント基板上に構成するこ
とが可能になる。そのため、メモリモジュール製造の簡
単化と、それによる製造コストの低減化が期待できる。
第２の発明によれば、チップ選択信号生成回路をコード
変換回路及びアドレスデコーダより構成したので、上位
アドレスビットに基づき、メモリデバイス選択用のチッ
プ選択信号を、簡単な回路構成で、的確に生成すること
ができる。
【図１】本発明の実施例を示すメモリモジュール回路の
構成ブロック図である。
構成ブロック図である。
【図２】従来の１個のメモリデバイスを有するメモリモ
ジュール回路の構成ブロック図である。
ジュール回路の構成ブロック図である。
【図３】従来の２個のメモリデバイスを有するメモリモ
ジュール回路の構成ブロック図である。
ジュール回路の構成ブロック図である。
【図４】従来の４個のメモリデバイスを有するメモリモ
ジュール回路の構成ブロック図である。
ジュール回路の構成ブロック図である。
【図５】従来の８個のメモリデバイスを有するメモリモ
ジュール回路の構成ブロック図である。
ジュール回路の構成ブロック図である。
【図６】図１中のコード変換回路のコード変換内容を示
す図である。
す図である。
【図７】図１中のコード変換回路の回路図である。
５０ プリント基板 ６１ アドレスバス ６２ データバス ７１〜７８ メモリデバイス ８０ デバイス数設定手段 ９０ チップ選択信号生成回路 ９１ コード変換回路 ９２ アドレスデコーダ
Claims (2)
- 【請求項１】 複数個のデータ記憶用メモリデバイスの
搭載可能な配線パターンを有するプリント基板と、 前記プリント基板上に形成され、前記プリント基板上に
搭載される前記メモリデバイスの個数を設定するデバイ
ス数設定手段と、 前記プリント基板上に形成され、前記デバイス数設定手
段の設定内容に基づき所定のアドレスビットをコード変
換してアドレスコードを生成し、該アドレスコードをデ
コードしてメモリデバイス選択用のチップ選択信号を生
成するチップ選択信号生成回路とを、 備えたことを特徴とするメモリモジュール回路。 - 【請求項２】 請求項１記載のメモリモジュール回路に
おいて、 前記チップ選択信号生成回路は、前記デバイス数設定手
段の設定内容に基づき上位アドレスビットをコード変換
してアドレスコードを生成するコード変換回路と、制御
信号により活性化され前記アドレスコードをデコードし
て前記チップ選択信号を生成するアドレスデコーダと
で、構成したメモリモジュール回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03206911A JP3078048B2 (ja) | 1991-08-19 | 1991-08-19 | メモリモジュール |
| US07/930,172 US5319602A (en) | 1991-08-19 | 1992-08-17 | Combination of a printed wiring board and a memory device selecting circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP03206911A JP3078048B2 (ja) | 1991-08-19 | 1991-08-19 | メモリモジュール |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0547181A true JPH0547181A (ja) | 1993-02-26 |
| JP3078048B2 JP3078048B2 (ja) | 2000-08-21 |
Family
ID=16531122
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP03206911A Expired - Fee Related JP3078048B2 (ja) | 1991-08-19 | 1991-08-19 | メモリモジュール |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5319602A (ja) |
| JP (1) | JP3078048B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847985A (en) * | 1997-03-24 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Memory modules |
| JP2008165546A (ja) * | 2006-12-28 | 2008-07-17 | Fujitsu Ltd | 記憶制御装置及び記憶制御方法 |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5699315A (en) * | 1995-03-24 | 1997-12-16 | Texas Instruments Incorporated | Data processing with energy-efficient, multi-divided module memory architectures |
| FR2733079B1 (fr) * | 1995-04-12 | 1997-05-16 | Sgs Thomson Microelectronics | Procede d'extension d'une carte a memoire et dispositif associe |
| US5995016A (en) * | 1996-12-17 | 1999-11-30 | Rambus Inc. | Method and apparatus for N choose M device selection |
| KR100318257B1 (ko) * | 1998-11-07 | 2002-04-22 | 박종섭 | 인쇄회로기판및그의신호배선방법 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5927349A (ja) * | 1982-08-03 | 1984-02-13 | Sharp Corp | 電子機器 |
| US4882700A (en) * | 1988-06-08 | 1989-11-21 | Micron Technology, Inc. | Switched memory module |
-
1991
- 1991-08-19 JP JP03206911A patent/JP3078048B2/ja not_active Expired - Fee Related
-
1992
- 1992-08-17 US US07/930,172 patent/US5319602A/en not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5847985A (en) * | 1997-03-24 | 1998-12-08 | Mitsubishi Denki Kabushiki Kaisha | Memory modules |
| JP2008165546A (ja) * | 2006-12-28 | 2008-07-17 | Fujitsu Ltd | 記憶制御装置及び記憶制御方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5319602A (en) | 1994-06-07 |
| JP3078048B2 (ja) | 2000-08-21 |
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