JPH09172061A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH09172061A JPH09172061A JP7328461A JP32846195A JPH09172061A JP H09172061 A JPH09172061 A JP H09172061A JP 7328461 A JP7328461 A JP 7328461A JP 32846195 A JP32846195 A JP 32846195A JP H09172061 A JPH09172061 A JP H09172061A
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- Y10S438/914—Doping
- Y10S438/92—Controlling diffusion profile by oxidation
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- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【課題】ＳＯＩウェハのシリコン素子基板のトレンチ型
分離領域形成プロセスにおいて、プロセスに起因する応
力を緩和し、シリコン素子基板中の結晶欠陥を抑制す
る。 【解決手段】シリコン素子基板３に形成されたトレンチ
８内およびシリコン素子基板３表面の酸化膜４上にポリ
シリコン膜５Ａを堆積し、異方性エッチングによりトレ
ンチ８の側壁部分にポリシリコン膜５Ａを残して、トレ
ンチ８内およびシリコン素子基板３上のポリシリコン膜
５Ａをエッチングした後、シリコン素子基板３上の酸化
膜４を除去し、熱酸化により、側壁部分のポリシリコン
膜５Ａを酸化した絶縁膜６Ａでトレンチ８を埋める。同
時にシリコン素子基板３の表面にも酸化膜を形成し、ト
レンチ型分離領域を完成する。
分離領域形成プロセスにおいて、プロセスに起因する応
力を緩和し、シリコン素子基板中の結晶欠陥を抑制す
る。 【解決手段】シリコン素子基板３に形成されたトレンチ
８内およびシリコン素子基板３表面の酸化膜４上にポリ
シリコン膜５Ａを堆積し、異方性エッチングによりトレ
ンチ８の側壁部分にポリシリコン膜５Ａを残して、トレ
ンチ８内およびシリコン素子基板３上のポリシリコン膜
５Ａをエッチングした後、シリコン素子基板３上の酸化
膜４を除去し、熱酸化により、側壁部分のポリシリコン
膜５Ａを酸化した絶縁膜６Ａでトレンチ８を埋める。同
時にシリコン素子基板３の表面にも酸化膜を形成し、ト
レンチ型分離領域を完成する。
Description
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造方
法に係り、特にＳＯＩウェハの素子分離領域の形成方法
に関する。
法に係り、特にＳＯＩウェハの素子分離領域の形成方法
に関する。
【０００２】
【従来の技術】半導体集積回路において、素子間を分離
する方法としては従来、ＬＯＣＯＳ法による厚い酸化膜
を用いるものがあったが、近年、支持基板とシリコン素
子基板とが絶縁膜を介して貼り合わされた形のいわゆる
ＳＯＩウェルハを用い、そのシリコン素子表面から絶縁
膜に達するトレンチを形成して、そのトレンチを絶縁膜
または絶縁膜と多結晶シリコン膜とで埋め込んだトレン
チ型分離の方法が多用されるようになってきている。こ
のトレンチ型分離の方法は、素子間の電位を完全に分離
できる特徴から高耐圧素子に適している。
する方法としては従来、ＬＯＣＯＳ法による厚い酸化膜
を用いるものがあったが、近年、支持基板とシリコン素
子基板とが絶縁膜を介して貼り合わされた形のいわゆる
ＳＯＩウェルハを用い、そのシリコン素子表面から絶縁
膜に達するトレンチを形成して、そのトレンチを絶縁膜
または絶縁膜と多結晶シリコン膜とで埋め込んだトレン
チ型分離の方法が多用されるようになってきている。こ
のトレンチ型分離の方法は、素子間の電位を完全に分離
できる特徴から高耐圧素子に適している。
【０００３】図６（ａ）〜（ｅ）にトレンチ分離法を用
いた従来の半導体装置の製造方法を工程順断面図で示
す。以下図に従って製造方法を説明する。支持基板１
と、その支持基板１上の分離絶縁膜２を介して接着され
たシリコン素子基板３に酸化膜４を形成し、フォトエッ
チング技術によるパターニング、エッチングを行う［図
７（ａ）］。
いた従来の半導体装置の製造方法を工程順断面図で示
す。以下図に従って製造方法を説明する。支持基板１
と、その支持基板１上の分離絶縁膜２を介して接着され
たシリコン素子基板３に酸化膜４を形成し、フォトエッ
チング技術によるパターニング、エッチングを行う［図
７（ａ）］。
【０００４】パターニングされた酸化膜４をマスクとし
てシリコン素子基板３を分離絶縁膜２に達するまでエッ
チングし、例えば幅３μｍのトレンチ８を形成する［同
図（ｂ）］。フォトレジストおよびシリコン素子基板３
表面の酸化膜４を除去した後、熱酸化によってシリコン
素子基板３表面およびトレンチ８の側壁部分に、厚さ
０．５〜１μｍの側壁酸化膜９を形成する［同図
（ｃ）］。
てシリコン素子基板３を分離絶縁膜２に達するまでエッ
チングし、例えば幅３μｍのトレンチ８を形成する［同
図（ｂ）］。フォトレジストおよびシリコン素子基板３
表面の酸化膜４を除去した後、熱酸化によってシリコン
素子基板３表面およびトレンチ８の側壁部分に、厚さ
０．５〜１μｍの側壁酸化膜９を形成する［同図
（ｃ）］。
【０００５】引き続いて、半導体素子基板３上およびト
レンチ８内に、減圧ＣＶＤ法によってポリシリコン膜５
Ａを２μｍ堆積する［同図（ｄ）］。エッチバックによ
りトレンチ８内のポリシリコン膜５Ａを残して、他のシ
リコン素子基板３上およびトレンチ８上部の多結晶シリ
コン膜５Ａをエッチング除去する［同図（ｅ）］。
レンチ８内に、減圧ＣＶＤ法によってポリシリコン膜５
Ａを２μｍ堆積する［同図（ｄ）］。エッチバックによ
りトレンチ８内のポリシリコン膜５Ａを残して、他のシ
リコン素子基板３上およびトレンチ８上部の多結晶シリ
コン膜５Ａをエッチング除去する［同図（ｅ）］。
【０００６】
【発明が解決しようとする課題】上記従来の方法では側
壁酸化９を熱酸化によって形成している。この側壁酸化
膜９で絶縁しているので、高耐圧素子の場合は、その側
壁酸化膜９は０．５μｍ程度の厚さが必要であり、その
ため、高温、長時間の熱酸化を行わざるを得ない。その
際にシリコン素子基板３と側壁酸化膜９との熱膨張係数
の違いによると思われる応力集中が、トレンチ８のコー
ナー部１０、１１に生じ、そのコーナー部１０、１１に
結晶欠陥が発生し易い。その結果、シリコン素子基板３
に形成した半導体素子の耐圧劣化、リーク電流の増加と
いった問題が起こりやすい。
壁酸化９を熱酸化によって形成している。この側壁酸化
膜９で絶縁しているので、高耐圧素子の場合は、その側
壁酸化膜９は０．５μｍ程度の厚さが必要であり、その
ため、高温、長時間の熱酸化を行わざるを得ない。その
際にシリコン素子基板３と側壁酸化膜９との熱膨張係数
の違いによると思われる応力集中が、トレンチ８のコー
ナー部１０、１１に生じ、そのコーナー部１０、１１に
結晶欠陥が発生し易い。その結果、シリコン素子基板３
に形成した半導体素子の耐圧劣化、リーク電流の増加と
いった問題が起こりやすい。
【０００７】これを防ぐためには、トレンチ８から距離
を離して半導体素子を形成することや、特開平３−１２
９８５４号公報にあるようにトレンチのコーナー部１
０、１１を丸めること等が考えられている。しかし、距
離を離して半導体素子を形成することはチップサイズの
増大を招く、また、トレンチ８のコーナー部１０、１１
を丸めることは技術的には可能なものの、トレンチ８の
深さが大きくなるにつれて、トレンチ８の上部と底部を
均一にエッチングすることが困難になり、丸め方にバラ
ツキが生じやすい。その結果、半導体素子の耐圧、リー
ク電流にバラツキが発生する。
を離して半導体素子を形成することや、特開平３−１２
９８５４号公報にあるようにトレンチのコーナー部１
０、１１を丸めること等が考えられている。しかし、距
離を離して半導体素子を形成することはチップサイズの
増大を招く、また、トレンチ８のコーナー部１０、１１
を丸めることは技術的には可能なものの、トレンチ８の
深さが大きくなるにつれて、トレンチ８の上部と底部を
均一にエッチングすることが困難になり、丸め方にバラ
ツキが生じやすい。その結果、半導体素子の耐圧、リー
ク電流にバラツキが発生する。
【０００８】以上の問題に鑑みて本発明の目的は、シリ
コン素子基板に結晶欠陥を生ぜず、従って、耐圧劣化や
リーク電流の少ない、しかもチップサイズの増大を招く
ことのないトレンチ分離層の製造方法を提供することに
ある。
コン素子基板に結晶欠陥を生ぜず、従って、耐圧劣化や
リーク電流の少ない、しかもチップサイズの増大を招く
ことのないトレンチ分離層の製造方法を提供することに
ある。
【０００９】
【課題を解決するための手段】上記課題を解決するため
本発明の半導体装置の製造方法は、支持基板、分離絶縁
膜およびシリコン素子基板からなるＳＯＩ基板のシリコ
ン素子基板上に第一の絶縁膜を形成する工程と、その第
一の絶縁膜をパターニングして開口部を有するマスクを
形成する工程と、そのマスクを用いてシリコン素子基板
をエッチングし、分離絶縁膜に達するトレンチを形成す
る工程と、第一の絶縁膜およびトレンチの内面を覆うポ
リシリコン膜を堆積する工程と、異方性エッチング技術
により、トレンチの側壁部分に前記ポリシリコン膜を残
して、第一の絶縁膜上および溝内のポリシリコン膜をエ
ッチングする工程と、第一の絶縁膜をエッチングして除
去する工程と、熱酸化することにより、トレンチの側壁
部分に残したポリシリコン膜およびシリコン素子基板を
酸化し、分離絶縁膜と接する第二の絶縁膜を成長させて
トレンチを埋め込み、シリコン素子基板を絶縁分離する
工程とを具備するものとする。
本発明の半導体装置の製造方法は、支持基板、分離絶縁
膜およびシリコン素子基板からなるＳＯＩ基板のシリコ
ン素子基板上に第一の絶縁膜を形成する工程と、その第
一の絶縁膜をパターニングして開口部を有するマスクを
形成する工程と、そのマスクを用いてシリコン素子基板
をエッチングし、分離絶縁膜に達するトレンチを形成す
る工程と、第一の絶縁膜およびトレンチの内面を覆うポ
リシリコン膜を堆積する工程と、異方性エッチング技術
により、トレンチの側壁部分に前記ポリシリコン膜を残
して、第一の絶縁膜上および溝内のポリシリコン膜をエ
ッチングする工程と、第一の絶縁膜をエッチングして除
去する工程と、熱酸化することにより、トレンチの側壁
部分に残したポリシリコン膜およびシリコン素子基板を
酸化し、分離絶縁膜と接する第二の絶縁膜を成長させて
トレンチを埋め込み、シリコン素子基板を絶縁分離する
工程とを具備するものとする。
【００１０】そのような方法の作用としては、ポリシリ
コンの酸化速度が単結晶シリコン基板のそれより速いこ
とから、酸化温度の低温化或いは短時間化が可能にな
る。また、酸化時にポリシリコン膜が、酸化膜とシリコ
ン基板との間の応力緩衝材となる。トレンチを形成する
工程の後、熱酸化または、薄いポリシリコン膜の堆積と
その酸化によりトレンチの側壁部分を薄い酸化膜で覆う
工程を加え、ポリシリコン膜を堆積する工程を行っても
よい。
コンの酸化速度が単結晶シリコン基板のそれより速いこ
とから、酸化温度の低温化或いは短時間化が可能にな
る。また、酸化時にポリシリコン膜が、酸化膜とシリコ
ン基板との間の応力緩衝材となる。トレンチを形成する
工程の後、熱酸化または、薄いポリシリコン膜の堆積と
その酸化によりトレンチの側壁部分を薄い酸化膜で覆う
工程を加え、ポリシリコン膜を堆積する工程を行っても
よい。
【００１１】その作用としては、側壁部分に残したポリ
シリコンに前記したように側壁酸化時の応力緩和をもた
せると同時に、薄い酸化膜がポリシリコン膜からシリコ
ン中への不純物の拡散を抑制する。また、トレンチの側
壁部分に残したポリシリコン膜を完全に酸化せず、一部
そのままに残してもよい。
シリコンに前記したように側壁酸化時の応力緩和をもた
せると同時に、薄い酸化膜がポリシリコン膜からシリコ
ン中への不純物の拡散を抑制する。また、トレンチの側
壁部分に残したポリシリコン膜を完全に酸化せず、一部
そのままに残してもよい。
【００１２】その作用としては、工程数を増やさずに上
記の薄い酸化膜と同様の作用を持たせることができる。
また、側壁部分に残したポリシリコン膜を酸化させるこ
とによりトレンチ内の絶縁膜形成を行う代わりに、ＣＶ
Ｄ法により、第三の絶縁膜を堆積してもよい。その作用
としてはＣＶＤ法は熱酸化膜に比べ低温で形成できるこ
とから、トレンチ埋め込み時の応力を緩和させられるこ
とである。
記の薄い酸化膜と同様の作用を持たせることができる。
また、側壁部分に残したポリシリコン膜を酸化させるこ
とによりトレンチ内の絶縁膜形成を行う代わりに、ＣＶ
Ｄ法により、第三の絶縁膜を堆積してもよい。その作用
としてはＣＶＤ法は熱酸化膜に比べ低温で形成できるこ
とから、トレンチ埋め込み時の応力を緩和させられるこ
とである。
【００１３】上記いずれの方法においても、ポリシリコ
ン膜が不純物のドープされたポリシリコン膜であっても
よい。その作用としては、側壁部分に残したポリシリコ
ンに前記したように酸化時の応力緩和をもたせると同時
に、またポリシリコン中の燐やホウ素が拡散することに
より、シリコン基板中に拡散領域を形成することができ
る。
ン膜が不純物のドープされたポリシリコン膜であっても
よい。その作用としては、側壁部分に残したポリシリコ
ンに前記したように酸化時の応力緩和をもたせると同時
に、またポリシリコン中の燐やホウ素が拡散することに
より、シリコン基板中に拡散領域を形成することができ
る。
【００１４】
【発明の実施の形態】以下、本発明の実施例を図に基づ
き説明する。 ［実施例１］図１（ａ）〜（ｅ）は本発明第一の実施例
に則した（装置の要部の）工程順断面図であり、以下こ
れらの図を参照しながら説明する。
き説明する。 ［実施例１］図１（ａ）〜（ｅ）は本発明第一の実施例
に則した（装置の要部の）工程順断面図であり、以下こ
れらの図を参照しながら説明する。
【００１５】支持基板１上に厚さ２μｍの酸化膜の分離
絶縁膜２を介して形成された厚さ１０μｍのシリコン素
子基板３を半導体素子形成領域とするＳＯＩウェハを用
い、熱酸化法により厚さ１．０μｍの酸化膜の第一絶縁
膜４を形成する［図１（ａ）］。フォトエッチング技術
を用いたパターニングおよびエッチングにより、第一絶
縁膜４をエッチングして、シリコン素子基板３をエッチ
ングするための酸化膜マスクを作製した後、臭酸（ＨＢ
ｒ）をエッチングガスとしたマグネトロンＲＩＥ（反応
性イオンエッチング）により、シリコン素子基板３を異
方性エッチングエッチングし、幅２μｍの分離絶縁膜２
に達する素子分離用トレンチ８を形成する［同図
（ｂ）］。
絶縁膜２を介して形成された厚さ１０μｍのシリコン素
子基板３を半導体素子形成領域とするＳＯＩウェハを用
い、熱酸化法により厚さ１．０μｍの酸化膜の第一絶縁
膜４を形成する［図１（ａ）］。フォトエッチング技術
を用いたパターニングおよびエッチングにより、第一絶
縁膜４をエッチングして、シリコン素子基板３をエッチ
ングするための酸化膜マスクを作製した後、臭酸（ＨＢ
ｒ）をエッチングガスとしたマグネトロンＲＩＥ（反応
性イオンエッチング）により、シリコン素子基板３を異
方性エッチングエッチングし、幅２μｍの分離絶縁膜２
に達する素子分離用トレンチ８を形成する［同図
（ｂ）］。
【００１６】次に、シリコン素子基板３上およびトレン
チ８内に、モノシランガスを原料とする減圧ＣＶＤ法に
より、約６００℃の反応温度で不純物の添加されていな
いポリシリコン膜５Ａを１．５μｍ形成する［同図
（ｃ）］。再び異方性エッチングにより、シリコン素子
基板３の表面上およびトレンチ８内のポリシリコン膜５
Ａをエッチングする。このとき、トレンチ８の側壁部分
にポリシリコン膜５Ａを残しつつ、トレンチ８の底の分
離絶縁膜２が露出するようにポリシリコン膜５Ａをエッ
チングする。ポリシリコン膜５Ａの異方性エッチング
は、前記のＨＢｒの他に塩素（Ｃｌ2 ）を用いたＥＣＲ
（電子サイクロトロン共鳴）プラズマエッチングで行う
こともできる。その後、ふっ酸水溶液でシリコン素子基
板３の表面の第一絶縁膜４を除去する［同図（ｄ）］。
チ８内に、モノシランガスを原料とする減圧ＣＶＤ法に
より、約６００℃の反応温度で不純物の添加されていな
いポリシリコン膜５Ａを１．５μｍ形成する［同図
（ｃ）］。再び異方性エッチングにより、シリコン素子
基板３の表面上およびトレンチ８内のポリシリコン膜５
Ａをエッチングする。このとき、トレンチ８の側壁部分
にポリシリコン膜５Ａを残しつつ、トレンチ８の底の分
離絶縁膜２が露出するようにポリシリコン膜５Ａをエッ
チングする。ポリシリコン膜５Ａの異方性エッチング
は、前記のＨＢｒの他に塩素（Ｃｌ2 ）を用いたＥＣＲ
（電子サイクロトロン共鳴）プラズマエッチングで行う
こともできる。その後、ふっ酸水溶液でシリコン素子基
板３の表面の第一絶縁膜４を除去する［同図（ｄ）］。
【００１７】熱酸化法によりトレンチ８の側壁部分に残
したポリシリコン膜５Ａを酸化してトレンチを埋めると
ともにシリコン素子基板３の表面に第二の酸化膜６Ａを
形成する［同図（ｅ）］。このように、トレンチ側壁部
分にのみポリシリコン膜５Ａを残し、そのポリシリコン
膜５Ａを酸化すことによってトレンチ８を充填する第二
の酸化膜６Ａを形成すれば、ポリシリコン膜の酸化速度
は、単結晶シリコンの酸化速度より速いので酸化温度の
低温化または短時間化が可能となり、かつポリシリコン
膜５Ａが第二の酸化膜６Ａとシリコン素子基板３との間
の応力緩衝作用をもつので、従来トレンチ内に絶縁膜を
形成する時にシリコン素子基板３に結晶欠陥を誘起した
応力が緩和され、シリコン素子基板３に結晶欠陥を誘発
させない。その結果、シリコン素子基板３内に形成され
る半導体素子の耐圧劣化、リーク電流の増加といった問
題は解決され、特性が向上する。
したポリシリコン膜５Ａを酸化してトレンチを埋めると
ともにシリコン素子基板３の表面に第二の酸化膜６Ａを
形成する［同図（ｅ）］。このように、トレンチ側壁部
分にのみポリシリコン膜５Ａを残し、そのポリシリコン
膜５Ａを酸化すことによってトレンチ８を充填する第二
の酸化膜６Ａを形成すれば、ポリシリコン膜の酸化速度
は、単結晶シリコンの酸化速度より速いので酸化温度の
低温化または短時間化が可能となり、かつポリシリコン
膜５Ａが第二の酸化膜６Ａとシリコン素子基板３との間
の応力緩衝作用をもつので、従来トレンチ内に絶縁膜を
形成する時にシリコン素子基板３に結晶欠陥を誘起した
応力が緩和され、シリコン素子基板３に結晶欠陥を誘発
させない。その結果、シリコン素子基板３内に形成され
る半導体素子の耐圧劣化、リーク電流の増加といった問
題は解決され、特性が向上する。
【００１８】実施例１の方法で試作した半導体装置の耐
圧歩留りは、従来例の方法によるものに比べ、約１５％
向上した。 ［実施例２］図１（ｃ）において、不純物の添加されて
いないポリシリコン膜５Ａを１．５μｍ形成したが、例
えば燐の添加されたポリシリコン膜５Ｂを１．５μｍ形
成してもよい。燐の添加は、減圧ＣＶＤ法の原料ガスと
してモノシラン（ＳｉＨ4 ）にフォスフィン（ＰＨ3 ）
を加えて行う。その他の工程は同じようにする。
圧歩留りは、従来例の方法によるものに比べ、約１５％
向上した。 ［実施例２］図１（ｃ）において、不純物の添加されて
いないポリシリコン膜５Ａを１．５μｍ形成したが、例
えば燐の添加されたポリシリコン膜５Ｂを１．５μｍ形
成してもよい。燐の添加は、減圧ＣＶＤ法の原料ガスと
してモノシラン（ＳｉＨ4 ）にフォスフィン（ＰＨ3 ）
を加えて行う。その他の工程は同じようにする。
【００１９】その場合は、第一の実施例と同様に、その
ポリシリコン膜５Ｂを酸化することによってトレンチ８
を充填する第二の酸化膜６Ｂを形成すれば、トレンチ内
絶縁膜形成時の応力緩和をもたせることができ、シリコ
ン素子基板３に結晶欠陥を誘発させない。更に、ポリシ
リコン膜５Ｂの酸化の際に、シリコン素子基板３中にポ
リシリコン膜５Ｂに含まれていた燐が拡散することによ
り、トレンチ８近傍のシリコン素子基板３に拡散領域が
形成され、空乏層が延びないようにすることができる。
ポリシリコン膜５Ｂはまたシリコン素子基板３中の鉄等
の汚染に対するゲッタリングの機能を合わせ持ち、素子
特性や信頼性の向上を図ることができる。
ポリシリコン膜５Ｂを酸化することによってトレンチ８
を充填する第二の酸化膜６Ｂを形成すれば、トレンチ内
絶縁膜形成時の応力緩和をもたせることができ、シリコ
ン素子基板３に結晶欠陥を誘発させない。更に、ポリシ
リコン膜５Ｂの酸化の際に、シリコン素子基板３中にポ
リシリコン膜５Ｂに含まれていた燐が拡散することによ
り、トレンチ８近傍のシリコン素子基板３に拡散領域が
形成され、空乏層が延びないようにすることができる。
ポリシリコン膜５Ｂはまたシリコン素子基板３中の鉄等
の汚染に対するゲッタリングの機能を合わせ持ち、素子
特性や信頼性の向上を図ることができる。
【００２０】ポリシリコン膜に加える不純物としては、
ほう素が良い場合もある。その場合は減圧ＣＶＤ法の原
料ガスにディボラン（Ｂ2 Ｈ6 ）を加えればよい。 ［実施例３］図２（ａ）〜（ｅ）は本発明第三の実施例
に則した（装置の要部の）工程順断面図であり、以下こ
れらの図を参照しながら説明する。
ほう素が良い場合もある。その場合は減圧ＣＶＤ法の原
料ガスにディボラン（Ｂ2 Ｈ6 ）を加えればよい。 ［実施例３］図２（ａ）〜（ｅ）は本発明第三の実施例
に則した（装置の要部の）工程順断面図であり、以下こ
れらの図を参照しながら説明する。
【００２１】支持基板１上に厚さ２μｍの酸化膜の分離
絶縁膜２を介して形成された厚さ１０μｍのシリコン素
子基板３を半導体素子形成領域とするＳＯＩ基板に熱酸
化法によりシリコン酸化膜の第一絶縁層４を１．０μｍ
形成する［図２（ａ）］。フォトエッチング技術を用い
たパターニングおよびエッチングにより、第一絶縁膜４
をエッチングして、半導体素子基板３をエッチングする
ための酸化膜マスクを作製した後、臭酸（ＨＢｒ）をエ
ッチングガスとしたマグネトロンＲＩＥ（反応性イオン
エッチング）により、シリコン素子基板３を異方性エッ
チングエッチングし、幅２μｍの素子分離用トレンチ８
を形成する。更にこの素子分離用トレンチ８の側壁部分
に熱酸化法により、厚さ０．１μｍの酸化膜の第三の絶
縁膜７Ａを形成する［同図（ｂ）］。
絶縁膜２を介して形成された厚さ１０μｍのシリコン素
子基板３を半導体素子形成領域とするＳＯＩ基板に熱酸
化法によりシリコン酸化膜の第一絶縁層４を１．０μｍ
形成する［図２（ａ）］。フォトエッチング技術を用い
たパターニングおよびエッチングにより、第一絶縁膜４
をエッチングして、半導体素子基板３をエッチングする
ための酸化膜マスクを作製した後、臭酸（ＨＢｒ）をエ
ッチングガスとしたマグネトロンＲＩＥ（反応性イオン
エッチング）により、シリコン素子基板３を異方性エッ
チングエッチングし、幅２μｍの素子分離用トレンチ８
を形成する。更にこの素子分離用トレンチ８の側壁部分
に熱酸化法により、厚さ０．１μｍの酸化膜の第三の絶
縁膜７Ａを形成する［同図（ｂ）］。
【００２２】次に、シリコン素子基板３上およびトレン
チ８内に、モノシランガスを原料とする減圧ＣＶＤ法に
より、燐の添加されたポリシリコン膜５Ｂを１．５μｍ
形成する［同図（ｃ）］。再びＨＢｒを用いた異方性エ
ッチングにより、シリコン素子基板３の表面上およびト
レンチ８内のポリシリコン膜５Ｂをエッチングする。こ
のとき、トレンチ８の側壁部分にポリシリコン膜５Ｂを
残しつつ、トレンチ８の底の分離絶縁膜２が露出するよ
うにポリシリコン膜５Ｂをエッチングする。その後、ふ
っ酸水溶液でシリコン素子基板３の表面の第一絶縁膜４
を除去する［同図（ｄ）］。
チ８内に、モノシランガスを原料とする減圧ＣＶＤ法に
より、燐の添加されたポリシリコン膜５Ｂを１．５μｍ
形成する［同図（ｃ）］。再びＨＢｒを用いた異方性エ
ッチングにより、シリコン素子基板３の表面上およびト
レンチ８内のポリシリコン膜５Ｂをエッチングする。こ
のとき、トレンチ８の側壁部分にポリシリコン膜５Ｂを
残しつつ、トレンチ８の底の分離絶縁膜２が露出するよ
うにポリシリコン膜５Ｂをエッチングする。その後、ふ
っ酸水溶液でシリコン素子基板３の表面の第一絶縁膜４
を除去する［同図（ｄ）］。
【００２３】熱酸化法によりトレンチ８の側壁部分に残
したポリシリコン膜５Ｂを酸化してトレンチを埋めると
ともにシリコン素子基板３の表面に、第二の絶縁層６Ｂ
を形成する［同図（ｅ）］。このように、トレンチ側壁
部分にのみポリシリコン膜５Ｂを残し、そのポリシリコ
ン膜５Ｂを酸化することによってトレンチ８を充填する
第二の酸化膜６Ｂを形成すれば、トレンチ内絶縁膜形成
時の応力緩和をもたせることができ、シリコン素子基板
３に結晶欠陥を誘発させない。
したポリシリコン膜５Ｂを酸化してトレンチを埋めると
ともにシリコン素子基板３の表面に、第二の絶縁層６Ｂ
を形成する［同図（ｅ）］。このように、トレンチ側壁
部分にのみポリシリコン膜５Ｂを残し、そのポリシリコ
ン膜５Ｂを酸化することによってトレンチ８を充填する
第二の酸化膜６Ｂを形成すれば、トレンチ内絶縁膜形成
時の応力緩和をもたせることができ、シリコン素子基板
３に結晶欠陥を誘発させない。
【００２４】更に、ポリシリコン膜５Ｂのシリコン素子
基板３中の鉄等の汚染に対するゲッタリング作用を利用
して素子特性や信頼性の向上を図ることができる。この
とき、シリコン素子基板３を熱酸化して形成した薄い酸
化膜７Ａが鉄等の不純物の拡散を抑制しないのに対し、
ポリシリコン５Ｂ中の燐やホウ素のシリコン素子基板３
への拡散は抑制されるので、シリコン素子基板３内に形
成するデバイスに不要な燐やホウ素が拡散することがな
い。
基板３中の鉄等の汚染に対するゲッタリング作用を利用
して素子特性や信頼性の向上を図ることができる。この
とき、シリコン素子基板３を熱酸化して形成した薄い酸
化膜７Ａが鉄等の不純物の拡散を抑制しないのに対し、
ポリシリコン５Ｂ中の燐やホウ素のシリコン素子基板３
への拡散は抑制されるので、シリコン素子基板３内に形
成するデバイスに不要な燐やホウ素が拡散することがな
い。
【００２５】［実施例４］図３（ａ）〜（ｅ）は本発明
第四の実施例に則した（装置の要部の）工程順断面図で
あり、以下これらの図を参照しながら説明する。支持基
板１上に厚さ２μｍの酸化膜の分離絶縁膜２を介して形
成された厚さ１０μｍのシリコン素子基板３を半導体素
子形成領域とするＳＯＩ基板に熱酸化法によりシリコン
酸化膜の第一絶縁層４を１．０μｍ形成する［図３
（ａ）］。
第四の実施例に則した（装置の要部の）工程順断面図で
あり、以下これらの図を参照しながら説明する。支持基
板１上に厚さ２μｍの酸化膜の分離絶縁膜２を介して形
成された厚さ１０μｍのシリコン素子基板３を半導体素
子形成領域とするＳＯＩ基板に熱酸化法によりシリコン
酸化膜の第一絶縁層４を１．０μｍ形成する［図３
（ａ）］。
【００２６】フォトエッチング技術を用いたパターニン
グおよびエッチングにより、第一絶縁膜４をエッチング
して、シリコン素子基板３をエッチングするための酸化
膜マスクを作製した後、臭酸（ＨＢｒ）をエッチングガ
スとしたマグネトロンＲＩＥ（反応性イオンエッチン
グ）により、シリコン素子基板３を異方性エッチングエ
ッチングし、幅２μｍの素子分離用トレンチ８を形成す
る。更に、シリコン素子基板３上およびトレンチ８内
に、モノシランガスを原料とする減圧ＣＶＤ法により、
不純物の添加されていない薄いポリシリコン膜を０．１
μｍ形成した後、熱酸化法で薄いポリシリコン膜を酸化
して、薄い酸化膜７Ｃとする［同図（ｂ）］。
グおよびエッチングにより、第一絶縁膜４をエッチング
して、シリコン素子基板３をエッチングするための酸化
膜マスクを作製した後、臭酸（ＨＢｒ）をエッチングガ
スとしたマグネトロンＲＩＥ（反応性イオンエッチン
グ）により、シリコン素子基板３を異方性エッチングエ
ッチングし、幅２μｍの素子分離用トレンチ８を形成す
る。更に、シリコン素子基板３上およびトレンチ８内
に、モノシランガスを原料とする減圧ＣＶＤ法により、
不純物の添加されていない薄いポリシリコン膜を０．１
μｍ形成した後、熱酸化法で薄いポリシリコン膜を酸化
して、薄い酸化膜７Ｃとする［同図（ｂ）］。
【００２７】次に、減圧ＣＶＤ法により、燐を不純物と
して添加したポリシリコン膜５Ｂを１．５μｍ形成する
［同図（ｃ）］。再びＨＢｒを用いた異方性エッチング
により、シリコン素子基板３の表面上およびトレンチ８
内のポリシリコン膜５Ｂをエッチングする。このとき、
トレンチ８の側壁部分にポリシリコン膜５Ｂを残しつ
つ、トレンチ８の底の分離絶縁膜２が露出するようにポ
リシリコン膜５Ｂをエッチングする。その後、ふっ酸水
溶液でシリコン素子基板３の表面の第一絶縁膜４を除去
する［同図（ｄ）］。
して添加したポリシリコン膜５Ｂを１．５μｍ形成する
［同図（ｃ）］。再びＨＢｒを用いた異方性エッチング
により、シリコン素子基板３の表面上およびトレンチ８
内のポリシリコン膜５Ｂをエッチングする。このとき、
トレンチ８の側壁部分にポリシリコン膜５Ｂを残しつ
つ、トレンチ８の底の分離絶縁膜２が露出するようにポ
リシリコン膜５Ｂをエッチングする。その後、ふっ酸水
溶液でシリコン素子基板３の表面の第一絶縁膜４を除去
する［同図（ｄ）］。
【００２８】熱酸化法によりトレンチ８の側壁部分に残
したポリシリコン膜５Ｂを酸化してトレンチを埋めると
ともに、シリコン素子基板３の表面に第二の絶縁膜６Ｂ
を形成する［同図（ｅ）］。この場合も実施例４のよう
に、トレンチ８の側壁部分に薄い酸化膜を形成した後、
トレンチ側壁部分にのみポリシリコン膜５Ｂを残し、そ
のポリシリコン膜５Ｂを酸化することによってトレンチ
８を充填する第二の酸化膜６Ｂを形成するので、トレン
チ内絶縁膜形成時の応力を緩和することができ、シリコ
ン素子基板３に結晶欠陥を誘起させることがない。そし
てポリシリコン膜５Ｂのシリコン素子基板３中の鉄等の
汚染に対するゲッタリング作用を利用して素子特性や信
頼性の向上を図ることができる。
したポリシリコン膜５Ｂを酸化してトレンチを埋めると
ともに、シリコン素子基板３の表面に第二の絶縁膜６Ｂ
を形成する［同図（ｅ）］。この場合も実施例４のよう
に、トレンチ８の側壁部分に薄い酸化膜を形成した後、
トレンチ側壁部分にのみポリシリコン膜５Ｂを残し、そ
のポリシリコン膜５Ｂを酸化することによってトレンチ
８を充填する第二の酸化膜６Ｂを形成するので、トレン
チ内絶縁膜形成時の応力を緩和することができ、シリコ
ン素子基板３に結晶欠陥を誘起させることがない。そし
てポリシリコン膜５Ｂのシリコン素子基板３中の鉄等の
汚染に対するゲッタリング作用を利用して素子特性や信
頼性の向上を図ることができる。
【００２９】特に、この実施例では、薄い酸化膜７Ｃ
が、ポリシリコン膜５Ｃの酸化によるものなので、酸化
温度の低温化、或いは短時間化ができ、実施例３より更
にプロセス誘起の結晶欠陥が抑制される。 ［実施例５］図４（ａ）、（ｂ）は本発明第五の実施例
に則した（装置の要部の）工程順断面図である。この例
は図１の第一の実施例の変形例であり、図４（ａ）、
（ｂ）は図１（ｃ）に続く工程の断面図である。以下こ
れらの図を参照しながら説明する。
が、ポリシリコン膜５Ｃの酸化によるものなので、酸化
温度の低温化、或いは短時間化ができ、実施例３より更
にプロセス誘起の結晶欠陥が抑制される。 ［実施例５］図４（ａ）、（ｂ）は本発明第五の実施例
に則した（装置の要部の）工程順断面図である。この例
は図１の第一の実施例の変形例であり、図４（ａ）、
（ｂ）は図１（ｃ）に続く工程の断面図である。以下こ
れらの図を参照しながら説明する。
【００３０】図１（ｃ）の第一のポリシリコン膜５Ａの
形成に続いて、再びＨＢｒを用いた異方性エッチングに
より、シリコン素子基板３の表面上およびトレンチ８内
のポリシリコン膜５Ａをエッチングする。このとき、図
１（ｄ）のときより多めにトレンチ８の側壁部分にポリ
シリコン膜５Ａを残しつつ、トレンチ８の底の分離絶縁
膜２が露出するようにポリシリコン膜５Ａをエッチング
する。このような調整は、ＲＩＥの際のガス圧力やバイ
アス電圧の制御等によって可能である。その後、ふっ酸
水溶液でシリコン素子基板３の表面の第一絶縁膜を除去
する［図４（ａ）］。
形成に続いて、再びＨＢｒを用いた異方性エッチングに
より、シリコン素子基板３の表面上およびトレンチ８内
のポリシリコン膜５Ａをエッチングする。このとき、図
１（ｄ）のときより多めにトレンチ８の側壁部分にポリ
シリコン膜５Ａを残しつつ、トレンチ８の底の分離絶縁
膜２が露出するようにポリシリコン膜５Ａをエッチング
する。このような調整は、ＲＩＥの際のガス圧力やバイ
アス電圧の制御等によって可能である。その後、ふっ酸
水溶液でシリコン素子基板３の表面の第一絶縁膜を除去
する［図４（ａ）］。
【００３１】熱酸化法によりトレンチ８の側壁部分に残
したポリシリコン膜５Ａを酸化してトレンチを埋める第
二の絶縁膜６Ａを形成するとともに、シリコン素子基板
３の表面に酸化膜を形成する。このとき、ポリシリコン
膜５Ａは多かったので、酸化によりトレンチ８が充填さ
れた後も一部のポリシリコン膜５Ａは残る［同図
（ｂ）］。
したポリシリコン膜５Ａを酸化してトレンチを埋める第
二の絶縁膜６Ａを形成するとともに、シリコン素子基板
３の表面に酸化膜を形成する。このとき、ポリシリコン
膜５Ａは多かったので、酸化によりトレンチ８が充填さ
れた後も一部のポリシリコン膜５Ａは残る［同図
（ｂ）］。
【００３２】このように、ポリシリコン膜５Ａが酸化さ
れた第二の絶縁膜６Ａとシリコン素子基板３との間に、
ポリシリコン膜５Ａが一部酸化せずに残るようにすれ
ば、第二の酸化膜６Ａとシリコン素子基板３との間の距
離が離れるので、一層トレンチ内絶縁膜形成時の応力が
緩和されることになる。 ［実施例６］図５は本発明第六の実施例に則した（装置
の要部の）工程順断面図である。この例は図１の第一の
実施例の変形例であり、図５は図１（ｄ）に続く工程の
断面図である。以下これらの図を参照しながら説明す
る。
れた第二の絶縁膜６Ａとシリコン素子基板３との間に、
ポリシリコン膜５Ａが一部酸化せずに残るようにすれ
ば、第二の酸化膜６Ａとシリコン素子基板３との間の距
離が離れるので、一層トレンチ内絶縁膜形成時の応力が
緩和されることになる。 ［実施例６］図５は本発明第六の実施例に則した（装置
の要部の）工程順断面図である。この例は図１の第一の
実施例の変形例であり、図５は図１（ｄ）に続く工程の
断面図である。以下これらの図を参照しながら説明す
る。
【００３３】図１（ｄ）の第一のポリシリコン膜５Ａの
異方性エッチングに続いて、モノシラン（ＳｉＨ4 ）と
亜酸化窒素（Ｎ2 Ｏ）を原料ガスとする減圧ＣＶＤ法に
よりトレンチを埋めるＣＤＶ酸化膜６Ｃを形成するとと
もに、シリコン素子基板３の表面にも堆積する［図
５］。このとき、成膜温度は７５０℃である。このよう
に、減圧ＣＶＤ法は熱酸化に比べ低温で形成できること
から、トレンチ埋め込み時の応力は一層緩和される。従
って、シリコン素子基板３に結晶欠陥を誘起されず、素
子特性や信頼性の向上を図ることができる。
異方性エッチングに続いて、モノシラン（ＳｉＨ4 ）と
亜酸化窒素（Ｎ2 Ｏ）を原料ガスとする減圧ＣＶＤ法に
よりトレンチを埋めるＣＤＶ酸化膜６Ｃを形成するとと
もに、シリコン素子基板３の表面にも堆積する［図
５］。このとき、成膜温度は７５０℃である。このよう
に、減圧ＣＶＤ法は熱酸化に比べ低温で形成できること
から、トレンチ埋め込み時の応力は一層緩和される。従
って、シリコン素子基板３に結晶欠陥を誘起されず、素
子特性や信頼性の向上を図ることができる。
【００３４】また本発明は、支持基板とシリコン素子基
板とを、絶縁膜を介して貼り合わせた貼り合わせＳＯＩ
基板に適用できることはもちろんのこと、シリコン素子
基板中に酸素を高濃度にイオン注入して、基板内に酸化
膜を形成して誘電体分離を行ったＳＩＭＯＸ（Separati
on by implanted oxygen）基板等にも適用できることは
言うまでもない。
板とを、絶縁膜を介して貼り合わせた貼り合わせＳＯＩ
基板に適用できることはもちろんのこと、シリコン素子
基板中に酸素を高濃度にイオン注入して、基板内に酸化
膜を形成して誘電体分離を行ったＳＩＭＯＸ（Separati
on by implanted oxygen）基板等にも適用できることは
言うまでもない。
【００３５】
【発明の効果】以上説明したように本発明は、ＳＯＩ基
板のシリコン素子基板に設けたトレンチの側壁部分に残
したポリシリコン膜を酸化してトレンチ内を埋め込む絶
縁膜とすることによって、酸化温度を下げ、または時間
を短くして応力を低減し、かつポリシリコン膜に酸化膜
とシリコン素子基板との間の応力緩衝作用をもたせて、
シリコン素子基板に誘起される結晶欠陥を抑制するもの
である。その結果、シリコン素子基板に形成される半導
体素子および半導体装置の耐圧特性や信頼性の向上が図
られる。
板のシリコン素子基板に設けたトレンチの側壁部分に残
したポリシリコン膜を酸化してトレンチ内を埋め込む絶
縁膜とすることによって、酸化温度を下げ、または時間
を短くして応力を低減し、かつポリシリコン膜に酸化膜
とシリコン素子基板との間の応力緩衝作用をもたせて、
シリコン素子基板に誘起される結晶欠陥を抑制するもの
である。その結果、シリコン素子基板に形成される半導
体素子および半導体装置の耐圧特性や信頼性の向上が図
られる。
【図１】（ａ）〜（ｅ）は本発明第一の実施例を示す工
程順断面図
程順断面図
【図２】（ａ）〜（ｅ）は本発明第三の実施例を示す工
程順断面図
程順断面図
【図３】（ａ）〜（ｅ）は本発明第四の実施例を示す工
程順断面図
程順断面図
【図４】（ａ），（ｂ）は本発明第五の実施例を示す工
程順断面図
程順断面図
【図５】本発明第六の実施例を示す工程順断面図
【図６】（ａ）〜（ｅ）は従来例を示す工程順断面図
１ 支持基板 ２ 絶縁分離膜 ３ シリコン素子基板 ４ 第一の絶縁膜 ５Ａ、５Ｂ ポリシリコン膜 ６Ａ、６Ｂ 第二の絶縁膜 ６Ｃ ＣＶＤ酸化膜 ７Ａ、７Ｃ 薄い酸化膜 ８ トレンチ ９ 側壁酸化膜 １０、１１ トレンチコーナ
───────────────────────────────────────────────────── フロントページの続き (72)発明者 伊藤 直樹 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内 (72)発明者 橋本 真一 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式会社内
Claims (7)
- 【請求項１】支持基板、分離絶縁膜およびシリコン素子
基板からなるＳＯＩ基板のシリコン素子基板上に第一の
絶縁膜を形成する工程と、その第一の絶縁膜をパターニ
ングして開口部を有するマスクを形成する工程と、その
マスクを用いてシリコン素子基板をエッチングし、分離
絶縁膜に達するトレンチを形成する工程と、第一の絶縁
膜およびトレンチの内面を覆うポリシリコン膜を堆積す
る工程と、異方性エッチング技術により、トレンチの側
壁部分に前記ポリシリコン膜を残して、第一の絶縁膜上
およびトレンチ内のポリシリコン膜をエッチングする工
程と、第一の絶縁膜をエッチングして除去する工程と、
熱酸化することにより、トレンチの側壁部分に残したポ
リシリコン膜およびシリコン素子基板を酸化し、分離絶
縁膜と接する第二の絶縁膜を成長させてトレンチを埋め
込み、シリコン素子基板を絶縁分離する工程とを具備し
たことを特徴とする半導体装置の製造方法。 - 【請求項２】トレンチを形成する工程の後、トレンチの
側壁を薄い酸化膜で覆う工程を加え、ポリシリコン膜を
堆積する工程を行うことを特徴とする請求項１に記載の
半導体装置の製造方法。 - 【請求項３】薄い酸化膜が、熱酸化により形成されるこ
とを特徴とする請求項２に記載の半導体装置の製造方
法。 - 【請求項４】薄い酸化膜が、薄いポリシリコン膜の堆積
とその酸化により形成されることを特徴とする請求項２
に記載の半導体装置の製造方法。 - 【請求項５】トレンチの側壁部分に残したポリシリコン
膜を完全に酸化せず、一部ポリシリコン膜のまま残すこ
とを特徴とする請求項１ないし４のいずれかに記載の半
導体装置の製造方法。 - 【請求項６】支持基板、分離絶縁膜およびシリコン素子
基板からなるＳＯＩ基板のシリコン素子基板上に第一の
絶縁膜を形成する工程と、その第一の絶縁膜をパターニ
ングして開口部を有するマスクを形成する工程と、その
マスクを用いてシリコン素子基板をエッチングし、分離
絶縁膜に達するトレンチを形成する工程と、第一の絶縁
膜およびトレンチの内面を覆うポリシリコン膜を堆積す
る工程と、異方性エッチング技術により、トレンチの側
壁部分に前記のポリシリコン膜を残して、第一の絶縁膜
上およびトレンチ内のポリシリコン膜をエッチングする
工程と、第一の絶縁膜をエッチングして除去する工程
と、ＣＶＤ法により、トレンチ内部およびシリコン素子
基板上に第三の絶縁膜を堆積してトレンチを埋め込み、
シリコン素子基板を絶縁分離する工程とを具備したこと
を特徴とする半導体装置の製造方法。 - 【請求項７】ポリシリコン膜が不純物のドープされたポ
リシリコン膜であることを特徴とする請求項１ないし６
のいずれかに記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328461A JPH09172061A (ja) | 1995-12-18 | 1995-12-18 | 半導体装置の製造方法 |
| DE19648753A DE19648753A1 (de) | 1995-12-18 | 1996-11-25 | Verfahren zur Herstellung einer Halbleitervorrichtung mit einem Trench |
| US08/769,031 US5854120A (en) | 1995-12-18 | 1996-12-17 | Semiconductor device manufacturing method |
| US09/072,903 US6121097A (en) | 1995-12-18 | 1998-05-05 | Semiconductor device manufacturing method |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7328461A JPH09172061A (ja) | 1995-12-18 | 1995-12-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09172061A true JPH09172061A (ja) | 1997-06-30 |
Family
ID=18210532
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7328461A Pending JPH09172061A (ja) | 1995-12-18 | 1995-12-18 | 半導体装置の製造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (2) | US5854120A (ja) |
| JP (1) | JPH09172061A (ja) |
| DE (1) | DE19648753A1 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000323484A (ja) * | 1999-05-07 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置及び半導体記憶装置 |
| US6194256B1 (en) | 1998-06-29 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating CMOS device |
| JP2002343856A (ja) * | 2001-05-11 | 2002-11-29 | Denso Corp | 絶縁分離型半導体装置の製造方法 |
| KR100505400B1 (ko) * | 1999-06-21 | 2005-08-04 | 주식회사 하이닉스반도체 | 에스 오 아이 기판에 형성되는 반도체 디바이스 및 그 제조방법 |
| KR100548536B1 (ko) * | 1999-06-21 | 2006-02-02 | 주식회사 하이닉스반도체 | 에스 오 아이 기판에 형성되는 반도체 디바이스 및 그 제조방법 |
| US7132729B2 (en) | 2004-03-09 | 2006-11-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO1998054755A2 (en) * | 1997-05-29 | 1998-12-03 | Koninklijke Philips Electronics N.V. | A method of manufacturing an electronic device whereby a conductive layer is provided on an electrically insulating substrate, from which layer a conductor pattern is formed |
| JP3342412B2 (ja) * | 1997-08-08 | 2002-11-11 | 三洋電機株式会社 | 半導体装置およびその製造方法 |
| TW429514B (en) * | 1999-10-06 | 2001-04-11 | Mosel Vitelic Inc | Planarization method for polysilicon layer deposited on the trench |
| US6881645B2 (en) | 2000-08-17 | 2005-04-19 | Samsung Electronics Co., Ltd. | Method of preventing semiconductor layers from bending and semiconductor device formed thereby |
| US6602759B2 (en) * | 2000-12-07 | 2003-08-05 | International Business Machines Corporation | Shallow trench isolation for thin silicon/silicon-on-insulator substrates by utilizing polysilicon |
| US6521510B1 (en) * | 2001-03-23 | 2003-02-18 | Advanced Micro Devices, Inc. | Method for shallow trench isolation with removal of strained island edges |
| US6599813B2 (en) * | 2001-06-29 | 2003-07-29 | International Business Machines Corporation | Method of forming shallow trench isolation for thin silicon-on-insulator substrates |
| JP2004047624A (ja) * | 2002-07-10 | 2004-02-12 | Renesas Technology Corp | 半導体装置およびその製造方法 |
| ITTO20050056A1 (it) * | 2005-02-03 | 2006-08-04 | St Microelectronics Srl | Procedimento di fabbricazione di una fetta soi con aumentata capacita' di segregazione delle impurita' |
| DE102005010944B4 (de) * | 2005-03-10 | 2009-09-10 | X-Fab Semiconductor Foundries Ag | Verfahren zur Herstellung eines Trägerscheibenkontaktes in integrierten Schaltungen mit Hochspannungsbauelementen auf der Basis der SOI-Technologie und integrierte Schaltungen mit entsprechenden Grabenstrukturen |
| US9093266B2 (en) * | 2011-04-11 | 2015-07-28 | Micron Technology, Inc. | Forming high aspect ratio isolation structures |
| KR20130104728A (ko) * | 2012-03-15 | 2013-09-25 | 에스케이하이닉스 주식회사 | 반도체 칩 및 이를 갖는 적층 반도체 패키지 |
Family Cites Families (20)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4356211A (en) * | 1980-12-19 | 1982-10-26 | International Business Machines Corporation | Forming air-dielectric isolation regions in a monocrystalline silicon substrate by differential oxidation of polysilicon |
| EP0061855B1 (en) * | 1981-03-20 | 1985-08-14 | Kabushiki Kaisha Toshiba | Method for manufacturing semiconductor device |
| FR2518747A1 (fr) * | 1981-12-18 | 1983-06-24 | Sereg Soc | Dispositif de mesure de la temperature |
| JPS6167933A (ja) * | 1984-09-11 | 1986-04-08 | Nec Corp | 半導体基板及びその製造方法 |
| US4855017A (en) * | 1985-05-03 | 1989-08-08 | Texas Instruments Incorporated | Trench etch process for a single-wafer RIE dry etch reactor |
| JPH03110856A (ja) * | 1989-09-26 | 1991-05-10 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03129854A (ja) * | 1989-10-16 | 1991-06-03 | Toshiba Corp | 半導体装置の製造方法 |
| JPH03175651A (ja) * | 1989-12-04 | 1991-07-30 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH03268445A (ja) * | 1990-03-19 | 1991-11-29 | Nippon Telegr & Teleph Corp <Ntt> | 半導体集積回路用半導体基板の製法 |
| US5196373A (en) * | 1990-08-06 | 1993-03-23 | Harris Corporation | Method of making trench conductor and crossunder architecture |
| JPH04225259A (ja) * | 1990-12-27 | 1992-08-14 | Fujitsu Ltd | 半導体装置の製造方法 |
| JPH0563073A (ja) * | 1991-08-30 | 1993-03-12 | Hitachi Ltd | 半導体集積回路及びその製造方法 |
| JP2812013B2 (ja) * | 1991-10-14 | 1998-10-15 | 株式会社デンソー | 半導体装置の製造方法 |
| JP3021850B2 (ja) * | 1991-10-14 | 2000-03-15 | 株式会社デンソー | 半導体装置の製造方法 |
| JP3189320B2 (ja) * | 1991-10-15 | 2001-07-16 | 株式会社デンソー | 半導体装置の製造方法 |
| US5318663A (en) * | 1992-12-23 | 1994-06-07 | International Business Machines Corporation | Method for thinning SOI films having improved thickness uniformity |
| EP0631305B1 (de) * | 1993-06-23 | 1998-04-15 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Isolationsgrabens in einem Substrat für Smart-Power-Technologien |
| DE59409300D1 (de) * | 1993-06-23 | 2000-05-31 | Siemens Ag | Verfahren zur Herstellung von einem Isolationsgraben in einem Substrat für Smart-Power-Technologien |
| EP0635884A1 (de) * | 1993-07-13 | 1995-01-25 | Siemens Aktiengesellschaft | Verfahren zur Herstellung eines Grabens in einem Substrat und dessen Verwendung in der Smart-Power-Technologie |
| US5416041A (en) * | 1993-09-27 | 1995-05-16 | Siemens Aktiengesellschaft | Method for producing an insulating trench in an SOI substrate |
-
1995
- 1995-12-18 JP JP7328461A patent/JPH09172061A/ja active Pending
-
1996
- 1996-11-25 DE DE19648753A patent/DE19648753A1/de not_active Ceased
- 1996-12-17 US US08/769,031 patent/US5854120A/en not_active Expired - Lifetime
-
1998
- 1998-05-05 US US09/072,903 patent/US6121097A/en not_active Expired - Lifetime
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6194256B1 (en) | 1998-06-29 | 2001-02-27 | Hyundai Electronics Industries Co., Ltd. | Method for fabricating CMOS device |
| JP2000323484A (ja) * | 1999-05-07 | 2000-11-24 | Mitsubishi Electric Corp | 半導体装置及び半導体記憶装置 |
| KR100505400B1 (ko) * | 1999-06-21 | 2005-08-04 | 주식회사 하이닉스반도체 | 에스 오 아이 기판에 형성되는 반도체 디바이스 및 그 제조방법 |
| KR100548536B1 (ko) * | 1999-06-21 | 2006-02-02 | 주식회사 하이닉스반도체 | 에스 오 아이 기판에 형성되는 반도체 디바이스 및 그 제조방법 |
| JP2002343856A (ja) * | 2001-05-11 | 2002-11-29 | Denso Corp | 絶縁分離型半導体装置の製造方法 |
| US7132729B2 (en) | 2004-03-09 | 2006-11-07 | Oki Electric Industry Co., Ltd. | Semiconductor device and method of manufacturing same |
Also Published As
| Publication number | Publication date |
|---|---|
| US5854120A (en) | 1998-12-29 |
| US6121097A (en) | 2000-09-19 |
| DE19648753A1 (de) | 1997-08-14 |
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