JPH0547989B2 - - Google Patents
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- JPH0547989B2 JPH0547989B2 JP57023239A JP2323982A JPH0547989B2 JP H0547989 B2 JPH0547989 B2 JP H0547989B2 JP 57023239 A JP57023239 A JP 57023239A JP 2323982 A JP2323982 A JP 2323982A JP H0547989 B2 JPH0547989 B2 JP H0547989B2
- Authority
- JP
- Japan
- Prior art keywords
- photothyristor
- pnp transistor
- base width
- value
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/24—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having only two potential barriers, e.g. bipolar phototransistors
- H10F30/245—Bipolar phototransistors
Landscapes
- Thyristors (AREA)
- Light Receiving Elements (AREA)
Description
【発明の詳細な説明】
本発明は、ホトサイリスタに関し、特に発光タ
ダイオードと組み合せて光結合半導体装置として
用いられるホトサイリスタに関するものである。
ダイオードと組み合せて光結合半導体装置として
用いられるホトサイリスタに関するものである。
第１図に示すように、入力側に発光ダイオード
GL、出力側にホトサイリスタPTを用いて、ワン
パツケージにしたホトサイリスタカプラが実用化
されている。このようなホトサイリスタカプラは
電磁リレーに比べて、入出力間の絶縁性が極め
て良い、動作速度が早い、寿命が長い、ノ
イズの発生が少ない、外部磁界の影響がない、
小型である等の長所があり、各種機器の電子回
路化が進むにつれて、信号伝達系のアイソレーシ
ヨンやACコントロール等、広い分野で利用され
ている。
GL、出力側にホトサイリスタPTを用いて、ワン
パツケージにしたホトサイリスタカプラが実用化
されている。このようなホトサイリスタカプラは
電磁リレーに比べて、入出力間の絶縁性が極め
て良い、動作速度が早い、寿命が長い、ノ
イズの発生が少ない、外部磁界の影響がない、
小型である等の長所があり、各種機器の電子回
路化が進むにつれて、信号伝達系のアイソレーシ
ヨンやACコントロール等、広い分野で利用され
ている。
しかし、ホトサイリスタのアノードＡ・カソー
ドＫ間に急峻な電圧が印加されると、ホトサイリ
スタ本来のブレークオーバー電圧よりも低い電圧
でオン状態になる。この現象は急峻な立上り電圧
（dv／dt）が印加されると、第２図のホトサイリ
スタ等価回路図に示すように容量C0（接合容量
等）を通して、次式で示す変位電流が流れること
による。
ドＫ間に急峻な電圧が印加されると、ホトサイリ
スタ本来のブレークオーバー電圧よりも低い電圧
でオン状態になる。この現象は急峻な立上り電圧
（dv／dt）が印加されると、第２図のホトサイリ
スタ等価回路図に示すように容量C0（接合容量
等）を通して、次式で示す変位電流が流れること
による。
iD＝dQ／dt＝ｄ（C0Ｖ）／dt＝C0 dv／dt＋Ｖ
dc0／dt …(1) ここで、C0：一定と仮定すると、(1)式は更に
次のようになる。
dc0／dt …(1) ここで、C0：一定と仮定すると、(1)式は更に
次のようになる。
iD＝C0 dv／dt …(2)
この結果、dv／dtの値が大きいとサイリスタ
はオン状態となる。このような現象を起こさない
最大の立上り電圧（dv／dt）Mの値を臨界オフ電
圧上昇率という。
はオン状態となる。このような現象を起こさない
最大の立上り電圧（dv／dt）Mの値を臨界オフ電
圧上昇率という。
実際にホトサイリスタカプラを使用する場合に
は、第３図に示すように、ホトサイリスタのゲー
トPGとカソードＫの間に、抵抗RGとコンデンサ
CGを接続し、急峻な電圧が印加された場合の誤
動作を防止している。ところで、実際の使用上、
抵抗、コンデンサを外付けすることは取付場所、
コストアツプの点より大変不便である。
は、第３図に示すように、ホトサイリスタのゲー
トPGとカソードＫの間に、抵抗RGとコンデンサ
CGを接続し、急峻な電圧が印加された場合の誤
動作を防止している。ところで、実際の使用上、
抵抗、コンデンサを外付けすることは取付場所、
コストアツプの点より大変不便である。
上述のようなホトサイリスタの急峻な立上り電
圧による誤動作防止のための改善方法について
は、次のような方法が報告されている。
圧による誤動作防止のための改善方法について
は、次のような方法が報告されている。
(1) PNPトランジスタのhFEを小さくする。
(2) ゲート抵抗RGを小さくする。
(3) ゲート抵抗をトランジスタで制御する。
(4) ゲート抵抗をMOSFETで制御する。
しかしいずれの方法も、仮え（dv／dt）M値を
大きくすることができても、そのために最小トリ
ガ電流IFが大きくなつたり、回路の製造に複雑或
いは特別な工程を要するなどの欠点があり、実用
化には問題があつた。
大きくすることができても、そのために最小トリ
ガ電流IFが大きくなつたり、回路の製造に複雑或
いは特別な工程を要するなどの欠点があり、実用
化には問題があつた。
本発明は従来装置のように外付部品を不用と
し、また複雑な工程を用いることなく（dv／dt）
Mを改善した半導体装置を提供するものである。
し、また複雑な工程を用いることなく（dv／dt）
Mを改善した半導体装置を提供するものである。
上記目的は、横型サイリスタにおいて、PNP
トランジスタのベース幅を大きくし、かつhFEを
大きくすることにより、その最小トリガ電流に対
する臨界オフ電圧上昇率の特性が急峻になること
に鑑みて、PNPトランジスタのベース幅を150μ
ないし、300μ、及びPNPトランジスタのhFEを
0.48ないし0.75とすることにより達成できる。
トランジスタのベース幅を大きくし、かつhFEを
大きくすることにより、その最小トリガ電流に対
する臨界オフ電圧上昇率の特性が急峻になること
に鑑みて、PNPトランジスタのベース幅を150μ
ないし、300μ、及びPNPトランジスタのhFEを
0.48ないし0.75とすることにより達成できる。
以下、本発明を実施例を用いて説明する。
第４図は本発明によるラテラル型ホトサイリス
タの構造である。１はＮ型半導体基板で通常20〜
50Ωcmの比抵抗で200〜400μの厚さをもつたシリ
コンを用いる。２，３は上記Ｎ型基板１の所定の
場所にＰ型不純物であるボロンを５〜60μ拡散形
成したもので、拡散深さは耐圧、hFE等により変
形させる。２はアノード、３はゲートとして形成
され、両領域の間はベース幅ｄとして設定されて
いる。次にゲート３の中にＮ型不純物リンを拡散
し、カソードを形成する。拡散深さはゲート３の
拡散深さにより変化し、２〜20μ程度である。半
導体基板１上の５は絶縁膜で、一般的にはSiO2
が用いられる。上記領域２，３，４の夫々に設け
られた６，７，８はアノード電極、ゲート電極、
カソード電極であり、一般的にはAlが用いられ
る。
タの構造である。１はＮ型半導体基板で通常20〜
50Ωcmの比抵抗で200〜400μの厚さをもつたシリ
コンを用いる。２，３は上記Ｎ型基板１の所定の
場所にＰ型不純物であるボロンを５〜60μ拡散形
成したもので、拡散深さは耐圧、hFE等により変
形させる。２はアノード、３はゲートとして形成
され、両領域の間はベース幅ｄとして設定されて
いる。次にゲート３の中にＮ型不純物リンを拡散
し、カソードを形成する。拡散深さはゲート３の
拡散深さにより変化し、２〜20μ程度である。半
導体基板１上の５は絶縁膜で、一般的にはSiO2
が用いられる。上記領域２，３，４の夫々に設け
られた６，７，８はアノード電極、ゲート電極、
カソード電極であり、一般的にはAlが用いられ
る。
断面構造は上述のように従来の横型ホトサイリ
スタと同じ構造をもつが、（dv／dt）Mを大きくす
るためこの実施例によるホトサイリスタは、ホト
サイリスタに含まれるPNPトランジスタのベー
ス幅を最適化すると共に、hFEを大きく且つゲー
ト抵抗を小さくしたものである。
スタと同じ構造をもつが、（dv／dt）Mを大きくす
るためこの実施例によるホトサイリスタは、ホト
サイリスタに含まれるPNPトランジスタのベー
ス幅を最適化すると共に、hFEを大きく且つゲー
ト抵抗を小さくしたものである。
上記条件の内hFE及びゲート抵抗は、例えば次
のような熱処理を施こすか、或いは拡散領域を設
けることによつて更には両者を併用することによ
つて所望の特性が得られる。
のような熱処理を施こすか、或いは拡散領域を設
けることによつて更には両者を併用することによ
つて所望の特性が得られる。
１例として、カソード領域４の拡散終了後900
℃N2中にて熱処理すると、PNPトランジスタの
hFEは1.5〜２倍改善される。この場合一般のホト
サイリスタは表面をSiO2で保護されており、酸
素雰囲気中で熱処理すると他方のNPNトランジ
スタのhFEは大幅に劣化する。従つて、SiO2膜を
一度剥離する等、別の工程追加が必要である。
hFEを大きくするために無転位拡散技術、不純物
濃度の最適化等いかなる方法を用いてもよい。
℃N2中にて熱処理すると、PNPトランジスタの
hFEは1.5〜２倍改善される。この場合一般のホト
サイリスタは表面をSiO2で保護されており、酸
素雰囲気中で熱処理すると他方のNPNトランジ
スタのhFEは大幅に劣化する。従つて、SiO2膜を
一度剥離する等、別の工程追加が必要である。
hFEを大きくするために無転位拡散技術、不純物
濃度の最適化等いかなる方法を用いてもよい。
又、受光素子等に適用されている如くウエハー
の裏面にリン処理を行うと、PNPトランジスタ
のhFEは1.5〜2.5倍と大きくなる。さらにこの処理
は光感度を20〜30％upできる。
の裏面にリン処理を行うと、PNPトランジスタ
のhFEは1.5〜2.5倍と大きくなる。さらにこの処理
は光感度を20〜30％upできる。
更にアノード２及びカソード３が設けられた素
子領域を囲んで、チツプの周辺にリン拡散領域Ｓ
を設けることによりhFEを大きく且つゲート抵抗
を小さくすることができる。即ちリン拡散領域Ｓ
によりアノード３から注入された正孔が反射さ
れ、hFEは更に1.5〜2.0倍程度大きくなる。上記リ
ン拡散領域Ｓを深く、ウエハーを貫通させると効
果は一層大きくなる。
子領域を囲んで、チツプの周辺にリン拡散領域Ｓ
を設けることによりhFEを大きく且つゲート抵抗
を小さくすることができる。即ちリン拡散領域Ｓ
によりアノード３から注入された正孔が反射さ
れ、hFEは更に1.5〜2.0倍程度大きくなる。上記リ
ン拡散領域Ｓを深く、ウエハーを貫通させると効
果は一層大きくなる。
上記ラテラル型ホトサイリスタ構造において、
まずPNPトランジスタのベース幅を例えば100μ
の一定値に作製したものについて、上記熱処理、
裏面処理等によつて、PNPトランジスタのhFEを
変化させた測定値を第５図に示す。同図は、ホト
サイリスタを第１図に示す関係に光結合し、ホト
サイリスタをオフからオン状態へ移行させるに必
要な発光ダイオードの順方向電流の最小値（最小
トリガ電流：IFT）と臨界オフ電圧上昇率dv／dt
の関係を示す。図中の（ ）内に示すhFEの値は
それぞれの素子において、コレクタ電流を変化し
た場合のhFEのピークの値を示す。
まずPNPトランジスタのベース幅を例えば100μ
の一定値に作製したものについて、上記熱処理、
裏面処理等によつて、PNPトランジスタのhFEを
変化させた測定値を第５図に示す。同図は、ホト
サイリスタを第１図に示す関係に光結合し、ホト
サイリスタをオフからオン状態へ移行させるに必
要な発光ダイオードの順方向電流の最小値（最小
トリガ電流：IFT）と臨界オフ電圧上昇率dv／dt
の関係を示す。図中の（ ）内に示すhFEの値は
それぞれの素子において、コレクタ電流を変化し
た場合のhFEのピークの値を示す。
第５図の直線Ａはゲート抵抗RGを51KΩに固定
（NPNトランジスタのhFEも固定）した場合に、
PNPトランジスタのhFEを0.2，0.5，1.0，２に順
次変化させたときのIFEと（dv／dt）Mとの関係を
示す。直線Ａは比較的緩やかな勾配をもち、IFT
に対する（dv／dt）Mの変化が小さいことを示す。
（NPNトランジスタのhFEも固定）した場合に、
PNPトランジスタのhFEを0.2，0.5，1.0，２に順
次変化させたときのIFEと（dv／dt）Mとの関係を
示す。直線Ａは比較的緩やかな勾配をもち、IFT
に対する（dv／dt）Mの変化が小さいことを示す。
次にPNPトランジスタのhFEを一定（NPNトラ
ンジスタのhFEも一定）にし、ゲート抵抗RG（〔 〕
内に示す）を変化させた場合のIFTと（dv／dt）M
との関係を直線Ｂに示す。直線ＢはPNPトラン
ジスタのhFEを１に設定した場合で、従つて直線
Ａ上のhFE＝１の点を通る直線となる。hFEを2.0，
0.5，0.2と変化させた場合には直線Ａ上の各hFEの
点を通つて直線Ｂとほぼ平行な直線で表わす変化
を示す。直線Ｂから判るようにゲート抵抗を変化
させた場合、IFTに対して（dv／dt）Mの変化が非
常に大きい。
ンジスタのhFEも一定）にし、ゲート抵抗RG（〔 〕
内に示す）を変化させた場合のIFTと（dv／dt）M
との関係を直線Ｂに示す。直線ＢはPNPトラン
ジスタのhFEを１に設定した場合で、従つて直線
Ａ上のhFE＝１の点を通る直線となる。hFEを2.0，
0.5，0.2と変化させた場合には直線Ａ上の各hFEの
点を通つて直線Ｂとほぼ平行な直線で表わす変化
を示す。直線Ｂから判るようにゲート抵抗を変化
させた場合、IFTに対して（dv／dt）Mの変化が非
常に大きい。
今ホトサイリスタのPNPトランジスタがhFE＝
１に設定されているとすると、発光ダイオードの
最小トリガ電流IFTが5mAである場合、従来の素
子では（dv／dt）Mは12V／μsecであるが本発明に
よれば直線Ｂから130V／μsecとなり10.8倍の改
善が得られる。IFT＝10mAに対しては34倍も
（dv／dt）Mを大きくすることができる。PNPトラ
ンジスタのhFEが更に大きくなると効果は更に一
層顕著になる。
１に設定されているとすると、発光ダイオードの
最小トリガ電流IFTが5mAである場合、従来の素
子では（dv／dt）Mは12V／μsecであるが本発明に
よれば直線Ｂから130V／μsecとなり10.8倍の改
善が得られる。IFT＝10mAに対しては34倍も
（dv／dt）Mを大きくすることができる。PNPトラ
ンジスタのhFEが更に大きくなると効果は更に一
層顕著になる。
従来のラテラル型ホトサイリスタでは第５図に
示される直線Ａ、すなわちPNPトランジスタの
ベース幅を100μとして、hFE＝0.03〜0.3，RG＝50
〜100KΩ程度で使用されているが、本発明のホ
トサイリスタは、以下に説明するように、PNP
トランジスタのベース幅の設定が（dv／dt）Mの
改善の顕著なパラメータとなることによりなされ
たものである。
示される直線Ａ、すなわちPNPトランジスタの
ベース幅を100μとして、hFE＝0.03〜0.3，RG＝50
〜100KΩ程度で使用されているが、本発明のホ
トサイリスタは、以下に説明するように、PNP
トランジスタのベース幅の設定が（dv／dt）Mの
改善の顕著なパラメータとなることによりなされ
たものである。
上記dv／dt値の改善は、更に第４図における
ホトサイリスタのPNPトランジスタのベース幅
ｄを選ぶことによつて顕著になる。即ちベース幅
ｄはdv／dt値が最も大きくなるように選ばれる。
ホトサイリスタのPNPトランジスタのベース幅
ｄを選ぶことによつて顕著になる。即ちベース幅
ｄはdv／dt値が最も大きくなるように選ばれる。
第６図は、上記第５図のhFE＝1.0として測定し
た場合と同じ作製条件で作製したホトサイリスタ
において、ベース幅ｄを50，100，150，300μに
順次変化させた場合に、各ホトサイリスタから得
られるIFTと（dv／dt）Mとの関係を示す。図中の
（ ）数値はゲート抵抗を示す。図から読取れる
ようにベース幅ｄを大きくすることにより、同一
のIFTに対して（dv／dt）Mは顕著に変化し、ベー
ス幅ｄの増加につれて（dv／dt）Mは大きくなる。
IFTの値が大きくなるにつれて上記効果は一層顕
著になる。
た場合と同じ作製条件で作製したホトサイリスタ
において、ベース幅ｄを50，100，150，300μに
順次変化させた場合に、各ホトサイリスタから得
られるIFTと（dv／dt）Mとの関係を示す。図中の
（ ）数値はゲート抵抗を示す。図から読取れる
ようにベース幅ｄを大きくすることにより、同一
のIFTに対して（dv／dt）Mは顕著に変化し、ベー
ス幅ｄの増加につれて（dv／dt）Mは大きくなる。
IFTの値が大きくなるにつれて上記効果は一層顕
著になる。
尚上記第６図において、PNPトランジスタの
hFEの値は、ベース幅50，100，150，300μに対し
て、1.5，1.0，0.75，0.48に対応する。上記効果
はPNPトランジスタのhFEをさらに大きくすると
顕著になる。
hFEの値は、ベース幅50，100，150，300μに対し
て、1.5，1.0，0.75，0.48に対応する。上記効果
はPNPトランジスタのhFEをさらに大きくすると
顕著になる。
このように、サイリスタの最小トリガ電流に関
係して（dv／dt）Mの改善が図れるが、特に、ベ
ース幅が150μないし300μ、かつhFEが0.48ないし
0.75の範囲のものについては、従来のべーす幅
100μ，hFE＝0.03〜0.3，Rg＝50〜100KΩのものに
比して臨界オフ電圧上昇率を改善できるのはもち
ろんのこと、ベース幅を同様に100μとしてhFEを
0.3以上とした（第５図の直線Ｂ、hFE＝1.0、参
照）場合に比べても、その特性直線はさらに急峻
にすることができ、飛躍的な改善効果が期待でき
る。おな、ゲート抵抗Rgは小さくすればなお効
果的ではあるが、第６図のかつこ（ ）書きに明
らかなように、ベース幅を大きくすることにより
臨界オフ電圧上昇率におけるゲート抵抗Rgのパ
ラメータの価値を低くできる利点があり、本例に
よれば、Rgの抵抗値を大きくしても最小トリガ
電流を低下させないで臨界オフ電圧上昇率を改善
でき有利である。
係して（dv／dt）Mの改善が図れるが、特に、ベ
ース幅が150μないし300μ、かつhFEが0.48ないし
0.75の範囲のものについては、従来のべーす幅
100μ，hFE＝0.03〜0.3，Rg＝50〜100KΩのものに
比して臨界オフ電圧上昇率を改善できるのはもち
ろんのこと、ベース幅を同様に100μとしてhFEを
0.3以上とした（第５図の直線Ｂ、hFE＝1.0、参
照）場合に比べても、その特性直線はさらに急峻
にすることができ、飛躍的な改善効果が期待でき
る。おな、ゲート抵抗Rgは小さくすればなお効
果的ではあるが、第６図のかつこ（ ）書きに明
らかなように、ベース幅を大きくすることにより
臨界オフ電圧上昇率におけるゲート抵抗Rgのパ
ラメータの価値を低くできる利点があり、本例に
よれば、Rgの抵抗値を大きくしても最小トリガ
電流を低下させないで臨界オフ電圧上昇率を改善
でき有利である。
光結合装置として、ホトサイリスタと発光ダイ
オードを一体化して構成する場合のパツケージの
構造を改善することによりIFTを小さくしても
（dv／dt）Mの上昇を図ることができる。一例とし
てガラスフイルムの両面に発光・受光素子の夫々
を設置し、両素子間の距離を小さくした構造、或
いは透明樹脂で光結合した素子の外側をモールド
する際に、黒色樹脂で囲む代りに白色樹脂を用い
て反射光を利用し得る構造によつてIFTを小さく
することができる。
オードを一体化して構成する場合のパツケージの
構造を改善することによりIFTを小さくしても
（dv／dt）Mの上昇を図ることができる。一例とし
てガラスフイルムの両面に発光・受光素子の夫々
を設置し、両素子間の距離を小さくした構造、或
いは透明樹脂で光結合した素子の外側をモールド
する際に、黒色樹脂で囲む代りに白色樹脂を用い
て反射光を利用し得る構造によつてIFTを小さく
することができる。
上記hFEを大きくする、ゲート抵抗を小さくす
る、及びベース幅を最も大きく選ぶことによる
dv／dt値の大幅な改善は、以下のように説明さ
れる。
る、及びベース幅を最も大きく選ぶことによる
dv／dt値の大幅な改善は、以下のように説明さ
れる。
まず、ホトサイリスタにおいて、PNPトラン
ジスタ部分の応答を考える。トランジスタの応答
は次式で表される。
ジスタ部分の応答を考える。トランジスタの応答
は次式で表される。
tPNP∝hFE×tD …(3)
tDはPNPトランジスタの構造等により決定される
値である。一般的にhFEを大きくすると、応答は
遅くなり、急峻な信号に追随できなくなる。
値である。一般的にhFEを大きくすると、応答は
遅くなり、急峻な信号に追随できなくなる。
次にゲート抵抗の効果を考える。第７図の等価
回路においてホトサイリスタのゲートPG、カソ
ードＫ間にゲート抵抗RGを接続した場合を考え
る。上記式(1)，(2)に基づく変位電流は、まずゲー
ト抵抗RGに流れ、ゲートの電位は次式となる。
回路においてホトサイリスタのゲートPG、カソ
ードＫ間にゲート抵抗RGを接続した場合を考え
る。上記式(1)，(2)に基づく変位電流は、まずゲー
ト抵抗RGに流れ、ゲートの電位は次式となる。
VG＝iDRG≒CRGdv／dt …(4)
上記VGの値がサイリスタの活性電圧VGB以上に
なると、サイリスタはオン状態となる。そこでゲ
ート抵抗RGを小さくすると臨界オフ電圧上昇率
は大きくなる。
なると、サイリスタはオン状態となる。そこでゲ
ート抵抗RGを小さくすると臨界オフ電圧上昇率
は大きくなる。
更に式(3)におけるtDは次式で与えられる
tD＝d2 …(5)
ｄはPNPトランジスタのベース幅を示す。こ
のようにベース幅ｄを大きくすると反応は遅くな
る。
のようにベース幅ｄを大きくすると反応は遅くな
る。
ところで、dv／dtによる変位電流は過渡現象
である。このため上記効果は相乗的に作用するこ
とが期待できる。このようにPNPトランジスタ
のベース幅を大きくし、更にhFEを大きくし、か
つゲート抵抗を小さくすることにより、dv／dt
値を大幅に改善できる。
である。このため上記効果は相乗的に作用するこ
とが期待できる。このようにPNPトランジスタ
のベース幅を大きくし、更にhFEを大きくし、か
つゲート抵抗を小さくすることにより、dv／dt
値を大幅に改善できる。
又、PNPトランジスタのhFEを大きくする方法
は一般に光感度を大きくする効果を伴う。このた
めIFTを小さくする効果があり、dv／dt値の改善
効果をさらに高める。一般的に上述のように900
℃N2中にてアニールすると光感度は約20〜30％
改善される。
は一般に光感度を大きくする効果を伴う。このた
めIFTを小さくする効果があり、dv／dt値の改善
効果をさらに高める。一般的に上述のように900
℃N2中にてアニールすると光感度は約20〜30％
改善される。
さらに、ゲート抵抗PGは容易にホトサイリス
タと１チツプ化できる。第８図に一例を示す。９
は半導体基板１の中にＰ型不純物ボロンを拡散し
て作成する抵抗であり、抵抗の一端はゲート部３
と重ねて作成し、他方は電極１０によりカソード
電極８と接続する。同一抵抗値のものを使用して
外付抵抗と抵抗内蔵した場合を比較すると、抵抗
内蔵の方がdv／dt値は２〜３倍大きくなる。こ
れはdv／dtの過渡現象は分布関数として考える
必要があり、ゲート抵抗をホトサイリスタに近づ
けて設置することの必要性を意味する。この効果
により、本発明はさらに改善できる。
タと１チツプ化できる。第８図に一例を示す。９
は半導体基板１の中にＰ型不純物ボロンを拡散し
て作成する抵抗であり、抵抗の一端はゲート部３
と重ねて作成し、他方は電極１０によりカソード
電極８と接続する。同一抵抗値のものを使用して
外付抵抗と抵抗内蔵した場合を比較すると、抵抗
内蔵の方がdv／dt値は２〜３倍大きくなる。こ
れはdv／dtの過渡現象は分布関数として考える
必要があり、ゲート抵抗をホトサイリスタに近づ
けて設置することの必要性を意味する。この効果
により、本発明はさらに改善できる。
ところで一チツプ化した場合、発光ダイオード
による光照射により半導体中に電子・正孔が発生
し、伝達度変調によつてゲート抵抗値が変化す
る。
による光照射により半導体中に電子・正孔が発生
し、伝達度変調によつてゲート抵抗値が変化す
る。
一例として、ゲート抵抗RG＝50KΩの場合発光
ダイオードに10mA流すと、抵抗値に約1/2に変
化する。このため、IFTが大きくなる。しかし本
発明によればゲート抵抗を大幅に小さくでき実質
上抵抗変化は無視できる。又、抵抗値を小さくで
きるため、チツプ面積も小さくできる。
ダイオードに10mA流すと、抵抗値に約1/2に変
化する。このため、IFTが大きくなる。しかし本
発明によればゲート抵抗を大幅に小さくでき実質
上抵抗変化は無視できる。又、抵抗値を小さくで
きるため、チツプ面積も小さくできる。
又、第８図において、１１に示すように抵抗部
分９をAlでカバーすると、光によるゲート抵抗
の変化はさらに小さくなる。
分９をAlでカバーすると、光によるゲート抵抗
の変化はさらに小さくなる。
以上本発明のように、PNPトランジスタのベ
ース幅を150μないし300μ、かつPNPトランジス
タのhFEを0.48ないし0.75としてラテラル型ホトサ
イリスタを構成することによりdv／dt値を非常
に大きくでき、外部部分の不用なホトサイリスタ
カプラを作ることができる。また素子の製造工程
に何等複雑な工程を伴うことがなく実用価値が大
きい。
ース幅を150μないし300μ、かつPNPトランジス
タのhFEを0.48ないし0.75としてラテラル型ホトサ
イリスタを構成することによりdv／dt値を非常
に大きくでき、外部部分の不用なホトサイリスタ
カプラを作ることができる。また素子の製造工程
に何等複雑な工程を伴うことがなく実用価値が大
きい。
実施例はホトサイリスタ１個について説明した
が、逆並列接続１チツプにも適用できる。又、ホ
トサイリスタに必らず一般のサイリスタにも適用
できる。
が、逆並列接続１チツプにも適用できる。又、ホ
トサイリスタに必らず一般のサイリスタにも適用
できる。
第１図は光結合されたホトサイリスタを示す
図、第２図はホトサイリスタの等価回路図、第３
図は従来の改良型光結合ホトサイリスタを示す
図、第４図は本発明による横型ホトサイリスタの
断面図、第５図及び第６図は本発明によるホトサ
イリスタの動作を説明するための（dv／dt）M−
IFTの関係を示す特性図、第７図は本発明による
ホトサイリスタの動作を説明するための等価回路
図、第８図は本発明による他の実施例の断面図で
ある。 GL……発光ダイオード、PT……ホトサイリス
タ、RG……ゲート抵抗、ｄ……ベース幅。
図、第２図はホトサイリスタの等価回路図、第３
図は従来の改良型光結合ホトサイリスタを示す
図、第４図は本発明による横型ホトサイリスタの
断面図、第５図及び第６図は本発明によるホトサ
イリスタの動作を説明するための（dv／dt）M−
IFTの関係を示す特性図、第７図は本発明による
ホトサイリスタの動作を説明するための等価回路
図、第８図は本発明による他の実施例の断面図で
ある。 GL……発光ダイオード、PT……ホトサイリス
タ、RG……ゲート抵抗、ｄ……ベース幅。
Claims (1)
- 【特許請求の範囲】 １ PNPNよりなる横型サイリスタにおいて、
ホトサイリスタに含まれるPNPトランジスタの
ベース幅を150μないし300μ、及びPNPトランジ
スタのhFEを0.48ないし0.75として、ホトサイリス
タの最小トリガ電流との関係においてホトサイリ
スタの臨界オフ電圧上昇率を改善したことを特徴
とする半導体装置。 ２ 前記ホトサイリスタは半導体基板の裏面にリ
ン拡散層を備えることによつてPNPトランジス
タのhFEの増大が図られてなる特許請求の範囲第
１項記載の半導体装置。 ３ 前記ホトサイリスタは、サイリスタ素子領域
の周辺にリン拡散層が形成されることにより、
PNPトランジスタのhFEの増大が図られてなる特
許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023239A JPS58140160A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023239A JPS58140160A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58140160A JPS58140160A (ja) | 1983-08-19 |
| JPH0547989B2 true JPH0547989B2 (ja) | 1993-07-20 |
Family
ID=12105048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023239A Granted JPS58140160A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140160A (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5857748A (ja) * | 1981-09-30 | 1983-04-06 | Sharp Corp | 半導体装置 |
-
1982
- 1982-02-15 JP JP57023239A patent/JPS58140160A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58140160A (ja) | 1983-08-19 |
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