JPH0547990B2 - - Google Patents
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- JPH0547990B2 JPH0547990B2 JP57023240A JP2324082A JPH0547990B2 JP H0547990 B2 JPH0547990 B2 JP H0547990B2 JP 57023240 A JP57023240 A JP 57023240A JP 2324082 A JP2324082 A JP 2324082A JP H0547990 B2 JPH0547990 B2 JP H0547990B2
- Authority
- JP
- Japan
- Prior art keywords
- photothyristor
- gate
- pnp transistor
- base width
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10F—INORGANIC SEMICONDUCTOR DEVICES SENSITIVE TO INFRARED RADIATION, LIGHT, ELECTROMAGNETIC RADIATION OF SHORTER WAVELENGTH OR CORPUSCULAR RADIATION
- H10F30/00—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors
- H10F30/20—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors
- H10F30/21—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation
- H10F30/26—Individual radiation-sensitive semiconductor devices in which radiation controls the flow of current through the devices, e.g. photodetectors the devices having potential barriers, e.g. phototransistors the devices being sensitive to infrared, visible or ultraviolet radiation the devices having three or more potential barriers, e.g. photothyristors
- H10F30/263—Photothyristors
Landscapes
- Light Receiving Elements (AREA)
- Thyristors (AREA)
Description
【発明の詳細な説明】
本発明はホトサイリスタに関し、特に発光ダイ
オードと組み合せて光結合半導体装置として利用
し得る半導体装置に関するものである。
オードと組み合せて光結合半導体装置として利用
し得る半導体装置に関するものである。
従来から第１図に示すように、入力側に発光ダ
イオードGL、出力側にホトサイリスタPTを用い
て、ワンパツケージにしたホトサイリスタカプラ
が実用化されている。このようなホトサイリスタ
カプラは電磁リレーに比べて、入出力間の絶縁
性が極めて良い、動作速度が早い、寿命が長
い、ノイズの発生が少ない、外部磁界の影響
がない、小型である等の長所があり、各種機器
の電子回路化が進むにつれて、信号伝達系のアイ
ソレーシヨンやACコントロール等、広い分野で
利用されている。
イオードGL、出力側にホトサイリスタPTを用い
て、ワンパツケージにしたホトサイリスタカプラ
が実用化されている。このようなホトサイリスタ
カプラは電磁リレーに比べて、入出力間の絶縁
性が極めて良い、動作速度が早い、寿命が長
い、ノイズの発生が少ない、外部磁界の影響
がない、小型である等の長所があり、各種機器
の電子回路化が進むにつれて、信号伝達系のアイ
ソレーシヨンやACコントロール等、広い分野で
利用されている。
しかし、上記ホトサイリスタはアノードＡ・カ
ソードＫ間に急峻な電圧が印加されると、ホトサ
イリスタ本来のブレークオーバー電圧よりも低い
電圧でオン状態となる。この現象は急峻な立上り
電圧（dv／dt）が印加されると、第２図のホトサイ リスタ等価回路図に示すように容量C0（接合容量
等）を通して次式で示す変位電流iDが流れること
による。
ソードＫ間に急峻な電圧が印加されると、ホトサ
イリスタ本来のブレークオーバー電圧よりも低い
電圧でオン状態となる。この現象は急峻な立上り
電圧（dv／dt）が印加されると、第２図のホトサイ リスタ等価回路図に示すように容量C0（接合容量
等）を通して次式で示す変位電流iDが流れること
による。
iD＝dQ／dt＝ｄ（c0ｖ）／dt＝C0dv／dt＋
Vdc0／dt (1) ここで、C0：一定と仮定すると(1)式は更に次
のようになる。
Vdc0／dt (1) ここで、C0：一定と仮定すると(1)式は更に次
のようになる。
iD＝C0 dv／dt (2)
この結果、dv／dtの値が大きいとホトサイリ
スタはオン状態となる。このような現象を起こさ
ない最大の立上り電圧（dv／dt）Mの値を臨界オ
フ電圧上昇率という。
スタはオン状態となる。このような現象を起こさ
ない最大の立上り電圧（dv／dt）Mの値を臨界オ
フ電圧上昇率という。
実際にホトサイリスタカプラを使用する場合に
は、第３図に示すように、ホトサイリスタのゲー
トPGとカソードＫの間に、抵抗RGとコンデンサ
CGを接続し、急峻な電圧が印加された場合の誤
動作を防止している。ところで、実際の回路を設
計する上で、抵抗、コンデンサを外付けすること
は取付場所、コストアツプの点より大変不便であ
る。
は、第３図に示すように、ホトサイリスタのゲー
トPGとカソードＫの間に、抵抗RGとコンデンサ
CGを接続し、急峻な電圧が印加された場合の誤
動作を防止している。ところで、実際の回路を設
計する上で、抵抗、コンデンサを外付けすること
は取付場所、コストアツプの点より大変不便であ
る。
上述のようなホトサイリスタの急峻な立上り電
圧dv／dtによる誤動作の改善については従来か
ら次のような方法が報告されている。
圧dv／dtによる誤動作の改善については従来か
ら次のような方法が報告されている。
(1) PNPトランジスタのhFEを小さくする。
(2) ゲート抵抗RGを小さくする。
(3) ゲート抵抗をトランジスタで制御する。
(4) ゲート抵抗をMOSFETで制御する。
しかしいずれの方法も、仮え（dv／dt）M値を
大きくすることができても、そのために最小トリ
ガ電流IFTが大きくなつたり、回路の製造に複雑
或いは特別な工程を要するなどの欠点があり、実
用化には問題があつた。
大きくすることができても、そのために最小トリ
ガ電流IFTが大きくなつたり、回路の製造に複雑
或いは特別な工程を要するなどの欠点があり、実
用化には問題があつた。
本発明は従来装置のように外付部品を不用と
し、また複雑な工程を用いることなく（dv／dt）
Mを改善した半導体装置を提供するものである。
し、また複雑な工程を用いることなく（dv／dt）
Mを改善した半導体装置を提供するものである。
本発明を要約すれば縦型ホトサイリスタにおい
て、ホトサイリスタに含まれるPNPトランジス
タのhFEを1.0より大きく、かつＰゲートに接続さ
れた抵抗を20kΩより小さくするとともに、PNP
トランジスタのベース幅を100μないし300μにす
ることにより達成できる。またゲートに接続され
た抵抗は、ホトサイリスタのアノードと同時拡散
によりホトサイリスタと一体に形成すると、より
低抵抗化およびベース幅の大型化に都合がよい。
て、ホトサイリスタに含まれるPNPトランジス
タのhFEを1.0より大きく、かつＰゲートに接続さ
れた抵抗を20kΩより小さくするとともに、PNP
トランジスタのベース幅を100μないし300μにす
ることにより達成できる。またゲートに接続され
た抵抗は、ホトサイリスタのアノードと同時拡散
によりホトサイリスタと一体に形成すると、より
低抵抗化およびベース幅の大型化に都合がよい。
以下実施例を挙げて本発明を詳細に説明する。
第４図は本発明による縦型ホトサイリスタの構
造である。
造である。
同図において、１はＮ型半導体基板で、通常20
〜50Ω・cmの比抵抗で150〜500μ程度の厚さをも
つたシリコンが用いられる。Ｎ型半導体基板１は
両面より、ボロン又はガリウム等のＰ型不純物が
素子領域周辺に拡散され、Ｎ型基板１を部分的に
貫通分離した後、さらに裏面全面にＰ型不純物を
再度拡散してアノード２が作成される。尚基板１
が厚い場合は、分離領域のシリコンを予めエツチ
ングしてから分離拡散したり、メサエツチを用い
て分離することもできる。３は基板主表面よりＮ
型基板１中へＰ型不純物ボロンを５〜60μ拡散す
ることによつて形成したＰゲートであり、一般に
はアノードの裏面全面拡散と同時に作成される
（拡散深さは耐圧、hFEにより変化し得る）。上記
アノード２とゲート３との間には基板厚さ方向に
ベース幅ｄが設定される。４は上記ゲート３の中
にＮ型不純物リンを拡散して形成したカソードで
ある。深さは一般に２〜20μ程度である。拡散に
よつて上記各領域が作成された半導体基板の主表
面は絶縁膜５で被われ、絶縁膜５として一般的に
はSiO2が用いられる。上記各領域にはそれぞれ
アノード電極６、ゲート電極７、カソード電極８
がAl等の金属によつて形成される。
〜50Ω・cmの比抵抗で150〜500μ程度の厚さをも
つたシリコンが用いられる。Ｎ型半導体基板１は
両面より、ボロン又はガリウム等のＰ型不純物が
素子領域周辺に拡散され、Ｎ型基板１を部分的に
貫通分離した後、さらに裏面全面にＰ型不純物を
再度拡散してアノード２が作成される。尚基板１
が厚い場合は、分離領域のシリコンを予めエツチ
ングしてから分離拡散したり、メサエツチを用い
て分離することもできる。３は基板主表面よりＮ
型基板１中へＰ型不純物ボロンを５〜60μ拡散す
ることによつて形成したＰゲートであり、一般に
はアノードの裏面全面拡散と同時に作成される
（拡散深さは耐圧、hFEにより変化し得る）。上記
アノード２とゲート３との間には基板厚さ方向に
ベース幅ｄが設定される。４は上記ゲート３の中
にＮ型不純物リンを拡散して形成したカソードで
ある。深さは一般に２〜20μ程度である。拡散に
よつて上記各領域が作成された半導体基板の主表
面は絶縁膜５で被われ、絶縁膜５として一般的に
はSiO2が用いられる。上記各領域にはそれぞれ
アノード電極６、ゲート電極７、カソード電極８
がAl等の金属によつて形成される。
断面構造は上述のように従来の縦型ホトサイリ
スタと同じ構造をもつが、（dv／dt）Mを大きくす
るためこの実施例によるホトサイリスタは、ホト
サイリスタに含まれるPNPトランジスタのベー
ス幅を最適化し、さらにhFEを大きく且つゲート
抵抗を小さくしたものである。即ち上記hFE及び
ゲート抵抗の特性は通常トランジスタのベース領
域のライフタイムを大きくすることによつて得ら
れ、熱処理を施こすことによつて特性が得られ
る。
スタと同じ構造をもつが、（dv／dt）Mを大きくす
るためこの実施例によるホトサイリスタは、ホト
サイリスタに含まれるPNPトランジスタのベー
ス幅を最適化し、さらにhFEを大きく且つゲート
抵抗を小さくしたものである。即ち上記hFE及び
ゲート抵抗の特性は通常トランジスタのベース領
域のライフタイムを大きくすることによつて得ら
れ、熱処理を施こすことによつて特性が得られ
る。
１例として、カソード領域４の拡散終了後900
℃N2中にて熱処理すると、PNPトランジスタの
hFEは1.5〜３倍改善される。この場合、一般のホ
トサイリスタは表面をSiO2で保護されており、
酸素雰囲気中で熱処理するとPNPトランジスタ
のhFEは大幅に劣化する。従つてSiO2膜を一度剥
離する等別の工程追加が必要となる。又、無転位
拡散技術や不純物濃度の最適化等他の方法を用い
てもよい。
℃N2中にて熱処理すると、PNPトランジスタの
hFEは1.5〜３倍改善される。この場合、一般のホ
トサイリスタは表面をSiO2で保護されており、
酸素雰囲気中で熱処理するとPNPトランジスタ
のhFEは大幅に劣化する。従つてSiO2膜を一度剥
離する等別の工程追加が必要となる。又、無転位
拡散技術や不純物濃度の最適化等他の方法を用い
てもよい。
上記、縦型ホトサイリスタの構造において、ま
ずPNPトランジスタのベース幅を例えば100μの
一定値に作製したものにおいて熱処理等によつ
て、PNPトランジスタのhFEを変化させた場合の
測定値を第５図に示す。同図はホトサイリスタカ
プラにおいて、ホトサイリスタをオフからオン状
態へ移行させるに必要な発光ダイオードの順方向
電流の最小値（最小トリガ電流：IFT）と臨界オ
フ電圧上昇率dv／dtの関係を示す。図中の（）
内に示すhFEの値は、それぞれの素子において、
コレクタ電流を変化した場合のhFEのピークの値
を示す。
ずPNPトランジスタのベース幅を例えば100μの
一定値に作製したものにおいて熱処理等によつ
て、PNPトランジスタのhFEを変化させた場合の
測定値を第５図に示す。同図はホトサイリスタカ
プラにおいて、ホトサイリスタをオフからオン状
態へ移行させるに必要な発光ダイオードの順方向
電流の最小値（最小トリガ電流：IFT）と臨界オ
フ電圧上昇率dv／dtの関係を示す。図中の（）
内に示すhFEの値は、それぞれの素子において、
コレクタ電流を変化した場合のhFEのピークの値
を示す。
第５図の直線Ａはゲート抵抗RGを20kΩに固定
（NPNトランジスタのhFEも固定）した場合に，
PNPトランジスタのhFEを0.15，0.5，2.5，５に順
次変化させたときのIFTと（dv／dt）Mとの関係を
示す。直線Ａは比較的緩やかな勾配をもち、IFT
に対する（dv／dt）Mの変化を小さいことを示す。
（NPNトランジスタのhFEも固定）した場合に，
PNPトランジスタのhFEを0.15，0.5，2.5，５に順
次変化させたときのIFTと（dv／dt）Mとの関係を
示す。直線Ａは比較的緩やかな勾配をもち、IFT
に対する（dv／dt）Mの変化を小さいことを示す。
次にPNPトランジスタのhFEを一定（NPNトラ
ンジスタのhFEも一定）にし、ゲート抵抗RGを変
化させた場合のIFTと（dv／dt）Mとの関係を直線
Ｂに示す。直線ＢはPNPトランジスタのhFEを５
に設定した場合で、従つて直線Ａ上のhFE＝５の
点を通る直線となる。hFEを2.5，0.5，0.15と変化
させた場合には、直線Ａ上の各hFEの点を通つて
直線Ｂとほぼ平行な直線で表わす変化を示す。直
線Ｂから判るようにゲート抵抗を変化させた場
合、IFTに対して（dv／dt）Mの変化が非常に大き
い。
ンジスタのhFEも一定）にし、ゲート抵抗RGを変
化させた場合のIFTと（dv／dt）Mとの関係を直線
Ｂに示す。直線ＢはPNPトランジスタのhFEを５
に設定した場合で、従つて直線Ａ上のhFE＝５の
点を通る直線となる。hFEを2.5，0.5，0.15と変化
させた場合には、直線Ａ上の各hFEの点を通つて
直線Ｂとほぼ平行な直線で表わす変化を示す。直
線Ｂから判るようにゲート抵抗を変化させた場
合、IFTに対して（dv／dt）Mの変化が非常に大き
い。
従来のホトサイリスタは、hFE＝0.1〜1.0及び
Rg＝20〜100kΩ程度（ベース幅ｄは100μ）で構
成されており、第５図の直線Ａはゲート抵抗を最
小の20kΩとした場合の従来例の一部を示してい
る。
Rg＝20〜100kΩ程度（ベース幅ｄは100μ）で構
成されており、第５図の直線Ａはゲート抵抗を最
小の20kΩとした場合の従来例の一部を示してい
る。
今ホトサイリスタのPNPトランジスタがhFE＝
５に設定されているとすると、発光ダイオードの
最小トリガ電流IFTが5mAである場合、従来の素
子では、（dv／dt）Mは7v／μsecであるが、本発明
によれば直線Ｂから140v／μsecとなり20倍の改
善が得られる。またIFTを10mAに選べば70倍も
（dv／dt）Mを大きくすることができる。PNPトラ
ンジスタのhFEが更に大きくなると効果は更に一
層顕著になる。
５に設定されているとすると、発光ダイオードの
最小トリガ電流IFTが5mAである場合、従来の素
子では、（dv／dt）Mは7v／μsecであるが、本発明
によれば直線Ｂから140v／μsecとなり20倍の改
善が得られる。またIFTを10mAに選べば70倍も
（dv／dt）Mを大きくすることができる。PNPトラ
ンジスタのhFEが更に大きくなると効果は更に一
層顕著になる。
従来のホトサイリスタではhFE＝0.1〜1.0，RG＝
20〜100kΩ程度で使用されているが、本発明にお
いてはhFEを1.0より大きく、かつＰゲートに接続
された抵抗Rgを20kΩより小さくすることによ
り、上記従来例に比して、最小トリガ電流IFTと
の関連において臨界オフ電圧上昇率（dv／dt）M
を大幅に改善できる。
20〜100kΩ程度で使用されているが、本発明にお
いてはhFEを1.0より大きく、かつＰゲートに接続
された抵抗Rgを20kΩより小さくすることによ
り、上記従来例に比して、最小トリガ電流IFTと
の関連において臨界オフ電圧上昇率（dv／dt）M
を大幅に改善できる。
上記dv／dt値の改善は、更に第４図における
ホトサイリスタのPNPトランジスタのベース幅
ｄを選ぶことによつて顕著になる。即ち、ベース
幅ｄはdv／dt値が最も大きくなるように選ばれ
る。
ホトサイリスタのPNPトランジスタのベース幅
ｄを選ぶことによつて顕著になる。即ち、ベース
幅ｄはdv／dt値が最も大きくなるように選ばれ
る。
第６図は、上記第５図のhFE＝5.0と同じ作製条
件で作製したホトトランジスタにおいて、ベース
幅ｄを50，100，150，300μに順次変化させた場
合に、各ホトトランジスタから得られるIFTと
（dv／dt）Mとの関係を示す。図中の（）数値はゲ
ート抵抗を示す。図から読取れるようにベース幅
ｄを100μより大きく300μまでとすることにより、
最小トリガ電流IFTに対する臨界オフ電圧上昇率
（dv／dt）Mの直線をさらに急峻にでき、同一のIFT
に対して（dv／dt）Mは顕著に変化し、ベース幅
ｄの増加につれて（dv／dt）Mは大きくなる。IFT
の値が大きくなるにつれて上記効果は一層顕著に
なる。
件で作製したホトトランジスタにおいて、ベース
幅ｄを50，100，150，300μに順次変化させた場
合に、各ホトトランジスタから得られるIFTと
（dv／dt）Mとの関係を示す。図中の（）数値はゲ
ート抵抗を示す。図から読取れるようにベース幅
ｄを100μより大きく300μまでとすることにより、
最小トリガ電流IFTに対する臨界オフ電圧上昇率
（dv／dt）Mの直線をさらに急峻にでき、同一のIFT
に対して（dv／dt）Mは顕著に変化し、ベース幅
ｄの増加につれて（dv／dt）Mは大きくなる。IFT
の値が大きくなるにつれて上記効果は一層顕著に
なる。
尚第６図において、PNPトランジスタのhFEの
値は、ベース幅50，100，150，300μに対応して
8.2，5.0，3.8，2.3に対応する。
値は、ベース幅50，100，150，300μに対応して
8.2，5.0，3.8，2.3に対応する。
上記効果はPNPトランジスタのhFEをさらに大
きくすると顕著になる。
きくすると顕著になる。
光結合装置としてホトサイリスタと発光ダイオ
ードを一体化して構成する場合のパツケージの構
造を改善することにより、IFTを小さくしても
（dv／dt）Mの上昇を図ることができる。一例とし
てガラス又はフイルムの両面に発光・受光素子の
夫々を設置し、両素子間の距離を小さくした構
造、或いは透明樹脂で光結合した素子の外側をモ
ールドする際に、黒色樹脂で囲む代りに白色樹脂
を用いて反射光を利用し得る構造によつてIFTを
小さくすることができる。
ードを一体化して構成する場合のパツケージの構
造を改善することにより、IFTを小さくしても
（dv／dt）Mの上昇を図ることができる。一例とし
てガラス又はフイルムの両面に発光・受光素子の
夫々を設置し、両素子間の距離を小さくした構
造、或いは透明樹脂で光結合した素子の外側をモ
ールドする際に、黒色樹脂で囲む代りに白色樹脂
を用いて反射光を利用し得る構造によつてIFTを
小さくすることができる。
上記hFEを大きくする、ゲート抵抗を小さくす
る、及びベース幅を最も大きく選ぶことによる
dv／dt値の大幅な改善は以下のように説明され
る。
る、及びベース幅を最も大きく選ぶことによる
dv／dt値の大幅な改善は以下のように説明され
る。
まず、ホトサイリスタにおいてPNPトランジ
スタ部分の応答を考える。トランジスタの応答
は、次式で表わされる。
スタ部分の応答を考える。トランジスタの応答
は、次式で表わされる。
tPNP∞hFE×tD (3)
tDはPNPトランジスタの構造等により、決定さ
れる値である。一般的にhFEを大きくすると応答
は遅くなり、急峻な信号に追随できなくなる。
れる値である。一般的にhFEを大きくすると応答
は遅くなり、急峻な信号に追随できなくなる。
次にゲート抵抗の効果を考える。第７図のホト
サイリスタ等価回路においてホトサイリスタのゲ
ートPG、カソードＫ間にゲート抵抗RGを接続し
た場合を考える。式(1)，(2)に基づく変位電流は、
まずゲート抵抗RGに流れ、ゲートの電位は次式
となる。
サイリスタ等価回路においてホトサイリスタのゲ
ートPG、カソードＫ間にゲート抵抗RGを接続し
た場合を考える。式(1)，(2)に基づく変位電流は、
まずゲート抵抗RGに流れ、ゲートの電位は次式
となる。
VG＝iDRG≒CRGdv／dt (4)
上記VGの値がサイリスタの活性電圧VGB以上に
なると、サイリスタはオン状態となる。そこでゲ
ート抵抗を小さくすると臨界オフ電圧上昇率は大
きくなる。更に式(3)におけるtDは次式で与えられ
る。
なると、サイリスタはオン状態となる。そこでゲ
ート抵抗を小さくすると臨界オフ電圧上昇率は大
きくなる。更に式(3)におけるtDは次式で与えられ
る。
tD∞d2 (5)
ｄはPNPトランジスタのベース幅を示す。こ
のようにベース幅を大きくすると応答は遅くな
る。
のようにベース幅を大きくすると応答は遅くな
る。
ところで、dv／dtによる変位電流は過渡現象であ
る。このため上記効果は相乗的に作用することが
期待できる。このようにPNPトランジスタのベ
ース幅を大きくし、更にhFEを大きくし、かつゲ
ート抵抗を小さくすることにより（dv／dt）M幅
を大幅に改善できる。
期待できる。このようにPNPトランジスタのベ
ース幅を大きくし、更にhFEを大きくし、かつゲ
ート抵抗を小さくすることにより（dv／dt）M幅
を大幅に改善できる。
又、PNPトランジスタのhFEを大きくする方法
は一般に光感度を大きくする効果を伴う。このた
めIFTを小さくする効果があり、（dv／dt）M値の改
善効果をさらに高める。一般に上述のように900
℃にてN2中にてアニールすると光感度は約20〜
30％改善される。
は一般に光感度を大きくする効果を伴う。このた
めIFTを小さくする効果があり、（dv／dt）M値の改
善効果をさらに高める。一般に上述のように900
℃にてN2中にてアニールすると光感度は約20〜
30％改善される。
さらに、上記ゲート抵抗RGは容易にホトサイ
リスタ本体と１チツプ化できる。第８図に１例を
示す。９は基板１の中にＰ型不純物ボロンを拡散
して作成する抵抗であり、抵抗の一端はゲート部
４と重ねて作成し、他方は電極１０により、カソ
ード電極８と接続する。同一抵抗値を用いて外付
抵抗をもつ構造と抵抗内蔵した構造とを比較する
と、抵抗内蔵の方が（dv／dt）M値は２〜３倍大
きくなる。これは、dv／dtの過渡現象は分布関
数として考える必要があり、ゲート抵抗をホトサ
イリスタに近づけて設置することの必要を意味す
る。この効果により、本発明をさらに改善でき
る。
リスタ本体と１チツプ化できる。第８図に１例を
示す。９は基板１の中にＰ型不純物ボロンを拡散
して作成する抵抗であり、抵抗の一端はゲート部
４と重ねて作成し、他方は電極１０により、カソ
ード電極８と接続する。同一抵抗値を用いて外付
抵抗をもつ構造と抵抗内蔵した構造とを比較する
と、抵抗内蔵の方が（dv／dt）M値は２〜３倍大
きくなる。これは、dv／dtの過渡現象は分布関
数として考える必要があり、ゲート抵抗をホトサ
イリスタに近づけて設置することの必要を意味す
る。この効果により、本発明をさらに改善でき
る。
上記抵抗９を拡散によつて作製する工程を利用
して、ベース幅ｄを広くすることができる。即
ち、Ｎ型基板１は分離のために貫通してＰ型不純
物を拡散するため、余り厚い基板を利用すること
ができない。そこで実質的にベース幅を広げるた
め、第４図で説明したようにゲート拡散と同時に
アノードのための裏面全面拡散をする代りに、上
記抵抗拡散を利用する。例えばゲート拡散の深さ
50μ、抵抗拡散の深さ5μとすると実質的にベース
幅は45μ大きくなり、dv／dtの改善を図ることが
できる。
して、ベース幅ｄを広くすることができる。即
ち、Ｎ型基板１は分離のために貫通してＰ型不純
物を拡散するため、余り厚い基板を利用すること
ができない。そこで実質的にベース幅を広げるた
め、第４図で説明したようにゲート拡散と同時に
アノードのための裏面全面拡散をする代りに、上
記抵抗拡散を利用する。例えばゲート拡散の深さ
50μ、抵抗拡散の深さ5μとすると実質的にベース
幅は45μ大きくなり、dv／dtの改善を図ることが
できる。
上述のようにゲート抵抗を含めて一チツプ化し
た場合、発光ダイオードによる光照射により半導
体中に電子正孔が発生し、伝導度変調により、ゲ
ート抵抗値が変化する。１例としてRG＝20kΩの
場合、発光ダイオードに10mA流すと、抵抗値は
20％低下し、IFTは大きくなるが、本発明による
とゲート抵抗値を大幅に小さくでき、実質上抵抗
変化は無視できる。又、抵抗値が小さくできるた
め、チツプ面積も小さくできる。
た場合、発光ダイオードによる光照射により半導
体中に電子正孔が発生し、伝導度変調により、ゲ
ート抵抗値が変化する。１例としてRG＝20kΩの
場合、発光ダイオードに10mA流すと、抵抗値は
20％低下し、IFTは大きくなるが、本発明による
とゲート抵抗値を大幅に小さくでき、実質上抵抗
変化は無視できる。又、抵抗値が小さくできるた
め、チツプ面積も小さくできる。
また第８図において、１１で示すように抵抗部
分９をAlでカバーすると、光によるゲート抵抗
の変化はさらに小さくなる。
分９をAlでカバーすると、光によるゲート抵抗
の変化はさらに小さくなる。
以上本発明のように、本発明によればベース幅
を最適値に選び、hFEを大きく且つゲート抵抗を
小さくして縦型ホトサイリスタを構成することに
よりdv／dt値を非常に大きくでき、外付部品の
不用なホトサイリスタカプラを作ることができ
る。また素子の製造工程に何等複雑な工程を伴う
ことがなく、実用価値が大きい。
を最適値に選び、hFEを大きく且つゲート抵抗を
小さくして縦型ホトサイリスタを構成することに
よりdv／dt値を非常に大きくでき、外付部品の
不用なホトサイリスタカプラを作ることができ
る。また素子の製造工程に何等複雑な工程を伴う
ことがなく、実用価値が大きい。
本発明はホトサイリスタカプラについて説明し
たが、ホトサイリスタそのものの改善である。第
４図、第８図に示した構造に限るものではなく、
増幅ゲート型ホトサイリスタ、一般のサイリスタ
にも適用できる。
たが、ホトサイリスタそのものの改善である。第
４図、第８図に示した構造に限るものではなく、
増幅ゲート型ホトサイリスタ、一般のサイリスタ
にも適用できる。
第１図は光結合されたホトサイリスタを示す
図、第２図はホトサイリスタの等価回路図、第３
図は従来の改良型光結合ホトサイリスタを示す
図、第４図は本発明による縦型ホトサイリスタの
断面図、第５図及び第６図は本発明によるホトサ
イリスタの動作を説明するための（dv／dt）−IFT
の関係を示す特性図、第７図は本発明によるホト
サイリスタの動作を説明するための等価回路図、
第８図は本発明による他の実施例の断面図であ
る。 GL……発光ダイオード、PT……ホトサイリス
タ、RG……ゲート抵抗、ｄ……ベース幅。
図、第２図はホトサイリスタの等価回路図、第３
図は従来の改良型光結合ホトサイリスタを示す
図、第４図は本発明による縦型ホトサイリスタの
断面図、第５図及び第６図は本発明によるホトサ
イリスタの動作を説明するための（dv／dt）−IFT
の関係を示す特性図、第７図は本発明によるホト
サイリスタの動作を説明するための等価回路図、
第８図は本発明による他の実施例の断面図であ
る。 GL……発光ダイオード、PT……ホトサイリス
タ、RG……ゲート抵抗、ｄ……ベース幅。
Claims (1)
- 【特許請求の範囲】 １ PNPN積層構造を備えてなる縦型ホトサイ
リスタにおいて、ホトサイリスタに含まれる
PNPトランジスタのhFEを1.0より大きく、かつＰ
ゲートに接続された抵抗を20kΩより小さくする
とともに、PNPトランジスタのベース幅を100μ
ないし300μにして、ホトサイリスタの最小トリ
ガ電流との関係においてホトサイリスタの臨界オ
フ電圧上昇率を改善したことを特徴とする半導体
装置。 ２ 前記ゲートに接続された抵抗は、基板裏面の
全面拡散によるアノードと同時に形成されてな
り、ホトサイリスタと一体化されていることを特
徴とする特許請求の範囲第１項記載の半導体装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023240A JPS58140161A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57023240A JPS58140161A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58140161A JPS58140161A (ja) | 1983-08-19 |
| JPH0547990B2 true JPH0547990B2 (ja) | 1993-07-20 |
Family
ID=12105077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57023240A Granted JPS58140161A (ja) | 1982-02-15 | 1982-02-15 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58140161A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5707227B2 (ja) * | 2011-05-23 | 2015-04-22 | 新電元工業株式会社 | サイリスタ |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2834189B2 (ja) * | 1989-07-05 | 1998-12-09 | 株式会社日立製作所 | 入出力制御方法 |
| JPH0337745U (ja) * | 1989-08-21 | 1991-04-11 |
-
1982
- 1982-02-15 JP JP57023240A patent/JPS58140161A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58140161A (ja) | 1983-08-19 |
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