JPH0548024A - 半導体出力回路 - Google Patents
半導体出力回路Info
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- JPH0548024A JPH0548024A JP3207910A JP20791091A JPH0548024A JP H0548024 A JPH0548024 A JP H0548024A JP 3207910 A JP3207910 A JP 3207910A JP 20791091 A JP20791091 A JP 20791091A JP H0548024 A JPH0548024 A JP H0548024A
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】
【構成】 半導体出力回路のトランジスタであるＭＯＳ
トランジスタ２１ａと２１ｂとの間には、フィールド酸
化膜１６が形成されている。フィールド酸化膜１６の下
にはＰ+ 拡散領域１５が形成されている。 【効果】 出力端子（ＶOUT ）３から静電気が出力回路
内に印加されたとき、Ｎ + 拡散領域８とＰ+ 拡散領域１
５との間の領域でブレークダウンが起こり、静電気はＰ
+ 拡散領域１５に流れる。そしてこの静電気はＰ+ 拡散
領域１５からＮ+ 拡散領域１２に流れ、接地端子
（ＶSS）７に瞬時に放電される。したがって、ゲート酸
化膜１９の絶縁破壊を防止することができる。
トランジスタ２１ａと２１ｂとの間には、フィールド酸
化膜１６が形成されている。フィールド酸化膜１６の下
にはＰ+ 拡散領域１５が形成されている。 【効果】 出力端子（ＶOUT ）３から静電気が出力回路
内に印加されたとき、Ｎ + 拡散領域８とＰ+ 拡散領域１
５との間の領域でブレークダウンが起こり、静電気はＰ
+ 拡散領域１５に流れる。そしてこの静電気はＰ+ 拡散
領域１５からＮ+ 拡散領域１２に流れ、接地端子
（ＶSS）７に瞬時に放電される。したがって、ゲート酸
化膜１９の絶縁破壊を防止することができる。
Description
【０００１】
【産業上の利用分野】この発明は、半導体基板に形成さ
れた第１および第２絶縁ゲート型電界効果トランジスタ
を含む半導体出力回路に関するものである。
れた第１および第２絶縁ゲート型電界効果トランジスタ
を含む半導体出力回路に関するものである。
【０００２】
【従来の技術】図５は従来の出力回路を示す図である。
図５において、１はＮチャネルＭＯＳトランジスタ、２
はＮチャネルＭＯＳトランジスタ、３は出力端子（Ｄ
OUT ）、４は電源端子（ＶCC）、５は集積回路内部信号
ＯＵＴが供給される端子であり、この端子でＭＯＳトラ
ンジスタ１のゲート電極を制御する。６は集積回路内部
信号ＯＵＴ！が供給される端子であり、この端子でＭＯ
Ｓトランジスタ２を制御する。ＯＵＴとＯＵＴ！は互い
に逆極性の信号で、ＭＯＳトランジスタ１とＭＯＳトラ
ンジスタ２とは同時に導通しないように制御されてい
る。７は接地端子（Ｖ SS）である。
図５において、１はＮチャネルＭＯＳトランジスタ、２
はＮチャネルＭＯＳトランジスタ、３は出力端子（Ｄ
OUT ）、４は電源端子（ＶCC）、５は集積回路内部信号
ＯＵＴが供給される端子であり、この端子でＭＯＳトラ
ンジスタ１のゲート電極を制御する。６は集積回路内部
信号ＯＵＴ！が供給される端子であり、この端子でＭＯ
Ｓトランジスタ２を制御する。ＯＵＴとＯＵＴ！は互い
に逆極性の信号で、ＭＯＳトランジスタ１とＭＯＳトラ
ンジスタ２とは同時に導通しないように制御されてい
る。７は接地端子（Ｖ SS）である。
【０００３】図６は、図５に示すＭＯＳトランジスタ２
の部分を示す半導体基板の平面図である。ＭＯＳトラン
ジスタ１は、ＯＵＴ！がＯＵＴに、ＶSSがＶCCに変わる
以外は同じなので図示を省略する。
の部分を示す半導体基板の平面図である。ＭＯＳトラン
ジスタ１は、ＯＵＴ！がＯＵＴに、ＶSSがＶCCに変わる
以外は同じなので図示を省略する。
【０００４】図において、８はＮ+ 拡散領域、９はコン
タクト孔である。コンタクト孔９を介してＮ+ 拡散領域
８と電源端子４が電気的に接続されている。１２はＮ+
拡散領域で、１１はコンタクト孔である。コンタクト孔
１１を介して、接地端子７とＮ+ 拡散領域１２とで電気
的に接続されている。
タクト孔である。コンタクト孔９を介してＮ+ 拡散領域
８と電源端子４が電気的に接続されている。１２はＮ+
拡散領域で、１１はコンタクト孔である。コンタクト孔
１１を介して、接地端子７とＮ+ 拡散領域１２とで電気
的に接続されている。
【０００５】出力端子３に比較的大きな負荷（たとえば
１００ｐＦ程度）が印加されるので、通常出力回路のト
ランジスタは集積回路に必要とされる性能を満たすため
に比較的大きな形状が必要である。たとえばＭＯＳトラ
ンジスタの幅が５００μｍ程度に設定されるのが一般的
である。このように出力回路のトランジスタは集積回路
内で比較的大きな形状となる。したがって限られたスペ
ース内にトランジスタを収めるために、図６に示すよう
にゲート領域１０を串形にしたような形状とするのが一
般的である。
１００ｐＦ程度）が印加されるので、通常出力回路のト
ランジスタは集積回路に必要とされる性能を満たすため
に比較的大きな形状が必要である。たとえばＭＯＳトラ
ンジスタの幅が５００μｍ程度に設定されるのが一般的
である。このように出力回路のトランジスタは集積回路
内で比較的大きな形状となる。したがって限られたスペ
ース内にトランジスタを収めるために、図６に示すよう
にゲート領域１０を串形にしたような形状とするのが一
般的である。
【０００６】図７は、図６を矢印Ａ方向から切断した状
態の断面図である。Ｐ型基板１３中には、Ｎ+ 拡散領域
８、１２、が形成されている。Ｎ+ 拡散領域８の横に
は、フィールド酸化膜１６が形成されている。フィール
ド酸化膜１６の下にあるＰ型基板１３中には、Ｐ+ 拡散
領域１５が形成されている。Ｐ型基板１３上には、ゲー
ト酸化膜１９が形成され、ゲート酸化膜１９上にはゲー
ト領域１０が形成されている。ゲート領域１０を覆うよ
うに、Ｐ型基板１３上には、層間絶縁膜１４が形成され
ている。層間絶縁膜１４には、Ｎ+ 拡散領域８、１２に
通じるコンタクト孔９、１１が形成されている。コンタ
クト孔９には、出力端子（ＤOUT ）３と電気的に接続さ
れているアルミニウム配線層１７が形成されている。コ
ンタクト孔１１には、接地端子７（ＶSS）と電気的に接
続されているアルミニウム配線層１８が形成されてい
る。
態の断面図である。Ｐ型基板１３中には、Ｎ+ 拡散領域
８、１２、が形成されている。Ｎ+ 拡散領域８の横に
は、フィールド酸化膜１６が形成されている。フィール
ド酸化膜１６の下にあるＰ型基板１３中には、Ｐ+ 拡散
領域１５が形成されている。Ｐ型基板１３上には、ゲー
ト酸化膜１９が形成され、ゲート酸化膜１９上にはゲー
ト領域１０が形成されている。ゲート領域１０を覆うよ
うに、Ｐ型基板１３上には、層間絶縁膜１４が形成され
ている。層間絶縁膜１４には、Ｎ+ 拡散領域８、１２に
通じるコンタクト孔９、１１が形成されている。コンタ
クト孔９には、出力端子（ＤOUT ）３と電気的に接続さ
れているアルミニウム配線層１７が形成されている。コ
ンタクト孔１１には、接地端子７（ＶSS）と電気的に接
続されているアルミニウム配線層１８が形成されてい
る。
【０００７】
【発明が解決しようとする課題】人体等に帯電した静電
気が図７に示す出力端子３（ＤOUT ）からアルミニウム
配線層１７を介してＮ+ 拡散領域８に印加されることが
ある。静電気がＮ+ 拡散領域８に印加されるとその静電
気によって、Ｎ+ 拡散領域８とＰ+ 拡散領域１５との境
界でブレークダウンを起こす。Ｎ+ 拡散領域８とＰ+ 拡
散領域１５との境界が、Ｎ+ 拡散領域８とその周囲にあ
る領域との境界のうち、最もブレークダウン電圧が低い
からである。Ｐ+ 拡散領域１５のＰ+ 不純物濃度は通常
１０17オーダであり、Ｐ型基板１３のそれは１０15オー
ダであり、ブレークダウン電圧は不純物濃度の濃い方が
低くなる。
気が図７に示す出力端子３（ＤOUT ）からアルミニウム
配線層１７を介してＮ+ 拡散領域８に印加されることが
ある。静電気がＮ+ 拡散領域８に印加されるとその静電
気によって、Ｎ+ 拡散領域８とＰ+ 拡散領域１５との境
界でブレークダウンを起こす。Ｎ+ 拡散領域８とＰ+ 拡
散領域１５との境界が、Ｎ+ 拡散領域８とその周囲にあ
る領域との境界のうち、最もブレークダウン電圧が低い
からである。Ｐ+ 拡散領域１５のＰ+ 不純物濃度は通常
１０17オーダであり、Ｐ型基板１３のそれは１０15オー
ダであり、ブレークダウン電圧は不純物濃度の濃い方が
低くなる。
【０００８】Ｎ+ 拡散領域８とＰ+ 拡散領域１５との間
でブレークダウンが起きることにより、Ｎ+ 拡散領域８
に印加された静電気はＰ+ 拡散領域１５に流込む。しか
し、Ｐ+ 拡散領域１５の付近にはこの静電気を十分に吸
収できる回路が存在しないので、すべての静電気が吸収
されず静電気のレベルが十分に低くならない。この結
果、ゲート酸化膜１９に高い電圧がかかる。ゲート酸化
膜１９は１５０〜２００Åと薄いので、ゲート酸化膜１
９は絶縁破壊を起こすことがある。
でブレークダウンが起きることにより、Ｎ+ 拡散領域８
に印加された静電気はＰ+ 拡散領域１５に流込む。しか
し、Ｐ+ 拡散領域１５の付近にはこの静電気を十分に吸
収できる回路が存在しないので、すべての静電気が吸収
されず静電気のレベルが十分に低くならない。この結
果、ゲート酸化膜１９に高い電圧がかかる。ゲート酸化
膜１９は１５０〜２００Åと薄いので、ゲート酸化膜１
９は絶縁破壊を起こすことがある。
【０００９】この発明は係る従来の問題点を解決するた
めになされたものである。この発明の目的は、出力端子
から出力回路内に侵入した静電気の影響をなくすことが
できる構造をした半導体出力回路を提供することであ
る。
めになされたものである。この発明の目的は、出力端子
から出力回路内に侵入した静電気の影響をなくすことが
できる構造をした半導体出力回路を提供することであ
る。
【００１０】
【課題を解決するための手段】この発明は、半導体基板
に形成された第１および第２絶縁ゲート型電界効果トラ
ンジスタを含む半導体出力回路であって、半導体基板中
に形成された第１絶縁ゲート型電界効果トランジスタの
第１不純物領域と、第１不純物領域と接続された出力端
子と、半導体基板中に形成された第２絶縁ゲート型電界
効果トランジスタの第２不純物領域と、第２不純物領域
で接続された一定電圧が供給される供給端子と、半導体
基板上に形成され、第１絶縁ゲート型電界効果トランジ
スタと第２絶縁ゲート型電界効果トランジスタとを分離
する素子分離絶縁膜と、素子分離絶縁膜下に形成され、
出力端子から前記第１不純物領域に印加された静電気を
供給端子に放電する第３不純物領域と、を備えている。
に形成された第１および第２絶縁ゲート型電界効果トラ
ンジスタを含む半導体出力回路であって、半導体基板中
に形成された第１絶縁ゲート型電界効果トランジスタの
第１不純物領域と、第１不純物領域と接続された出力端
子と、半導体基板中に形成された第２絶縁ゲート型電界
効果トランジスタの第２不純物領域と、第２不純物領域
で接続された一定電圧が供給される供給端子と、半導体
基板上に形成され、第１絶縁ゲート型電界効果トランジ
スタと第２絶縁ゲート型電界効果トランジスタとを分離
する素子分離絶縁膜と、素子分離絶縁膜下に形成され、
出力端子から前記第１不純物領域に印加された静電気を
供給端子に放電する第３不純物領域と、を備えている。
【００１１】
【作用】第１絶縁ゲート型電界効果トランジスタと第２
絶縁ゲート型電界効果トランジスタとの間には素子分離
絶縁膜がある。素子分離絶縁膜の下には出力端子に印加
された静電気を供給端子に放電する第３不純物領域があ
る。したがって出力端子から出力回路内に静電気が侵入
しても静電気のレベルを十分低くすることができる。
絶縁ゲート型電界効果トランジスタとの間には素子分離
絶縁膜がある。素子分離絶縁膜の下には出力端子に印加
された静電気を供給端子に放電する第３不純物領域があ
る。したがって出力端子から出力回路内に静電気が侵入
しても静電気のレベルを十分低くすることができる。
【００１２】
【実施例】図１は、この発明に従った半導体出力回路の
一実施例のＭＯＳトランジスタ付近の平面図である。Ｍ
ＯＳトランジスタ２１ａ、２１ｂ、２１ｃの間には、そ
れぞれフィールド酸化膜１６が形成されている。
一実施例のＭＯＳトランジスタ付近の平面図である。Ｍ
ＯＳトランジスタ２１ａ、２１ｂ、２１ｃの間には、そ
れぞれフィールド酸化膜１６が形成されている。
【００１３】ＭＯＳトランジスタ２１ａは、Ｎ+ 拡散領
域１２、ゲート領域１０、Ｎ+ 拡散領域８を備えてい
る。Ｎ+ 拡散領域１２は、コンタクト孔１１を介して接
地端子（ＶSS）７と電気的に接続されている。Ｎ+ 拡散
領域８はコンタクト孔９を介して出力端子（ＤOUT ）３
と電気的に接続されている。ゲート領域１０は端子（Ｏ
ＵＴ！）６と電気的に接続されている。ＭＯＳトランジ
スタ２１ｂ、２１ｃもＭＯＳトランジスタ２１ａと同じ
構造をしている。
域１２、ゲート領域１０、Ｎ+ 拡散領域８を備えてい
る。Ｎ+ 拡散領域１２は、コンタクト孔１１を介して接
地端子（ＶSS）７と電気的に接続されている。Ｎ+ 拡散
領域８はコンタクト孔９を介して出力端子（ＤOUT ）３
と電気的に接続されている。ゲート領域１０は端子（Ｏ
ＵＴ！）６と電気的に接続されている。ＭＯＳトランジ
スタ２１ｂ、２１ｃもＭＯＳトランジスタ２１ａと同じ
構造をしている。
【００１４】ＭＯＳトランジスタ２１ａのＮ+ 拡散領域
８とＭＯＳトランジスタ２１ｂのＮ + 拡散領域１２とは
平行に形成されており、その間の距離は１〜２μｍであ
る。
８とＭＯＳトランジスタ２１ｂのＮ + 拡散領域１２とは
平行に形成されており、その間の距離は１〜２μｍであ
る。
【００１５】図２は、図１を矢印Ｂ方向から切断した状
態の断面図である。Ｐ型基板１３には、ＭＯＳトランジ
スタ２１ａ、２１ｂ、２１ｃが形成されている。各トラ
ンジスタの間には、フィールド酸化膜１６が形成されて
おり、フィールド酸化膜１６の下には、Ｐ+ 拡散領域１
５が形成されている。
態の断面図である。Ｐ型基板１３には、ＭＯＳトランジ
スタ２１ａ、２１ｂ、２１ｃが形成されている。各トラ
ンジスタの間には、フィールド酸化膜１６が形成されて
おり、フィールド酸化膜１６の下には、Ｐ+ 拡散領域１
５が形成されている。
【００１６】フィールド酸化膜１６同士の間には、Ｎ+
拡散領域８、１２が間を隔てて形成されている。Ｎ+ 拡
散領域１２とＮ+ 拡散領域８との間にあるＰ型基板１３
上には、ゲート酸化膜１９が形成され、ゲート酸化膜１
９の上にはゲート領域１０が形成されている。ゲート領
域１０の回りには層間絶縁膜１４が形成されている。１
７、１８はアルミニウム配線層である。
拡散領域８、１２が間を隔てて形成されている。Ｎ+ 拡
散領域１２とＮ+ 拡散領域８との間にあるＰ型基板１３
上には、ゲート酸化膜１９が形成され、ゲート酸化膜１
９の上にはゲート領域１０が形成されている。ゲート領
域１０の回りには層間絶縁膜１４が形成されている。１
７、１８はアルミニウム配線層である。
【００１７】図２において、出力端子３（ＤOUT ）に静
電気が印加されたとき、Ｎ+ 拡散領域８とＰ+ 拡散領域
１５との境界でブレークダウンが起こり、静電気がＰ+
拡散領域１５に流れる。Ｐ+ 拡散領域１５とＮ+ 拡散領
域１２とは、静電気電流に対して順方向の径路を形成し
ているから、静電気はＰ+ 拡散領域１５からＮ+ 拡散領
域１２に流れ接地端子７（ＶSS）に瞬時に放電される。
この放電径路は出力トランジスタの幅（５００μｍ）だ
けあるのでその放電の速度は十分に速く、ゲート酸化膜
１９の破壊を防止することができる。
電気が印加されたとき、Ｎ+ 拡散領域８とＰ+ 拡散領域
１５との境界でブレークダウンが起こり、静電気がＰ+
拡散領域１５に流れる。Ｐ+ 拡散領域１５とＮ+ 拡散領
域１２とは、静電気電流に対して順方向の径路を形成し
ているから、静電気はＰ+ 拡散領域１５からＮ+ 拡散領
域１２に流れ接地端子７（ＶSS）に瞬時に放電される。
この放電径路は出力トランジスタの幅（５００μｍ）だ
けあるのでその放電の速度は十分に速く、ゲート酸化膜
１９の破壊を防止することができる。
【００１８】ところで、Ｎ+ 拡散領域８をソース・ドレ
イン、Ｎ+ 拡散領域１２をソース・ドレイン、層間絶縁
膜１４、フィールド酸化膜１６をゲート絶縁膜とする
と、これらはゲート電極のないＭＯＳトランジスタの構
造をしている。このような構造では層間絶縁膜１４上の
電位が安定せず、Ｎ+ 拡散領域８とＮ+ 拡散領域１２と
の間にリーク電流が流れる可能性が生ずる。この対策を
以下説明する。
イン、Ｎ+ 拡散領域１２をソース・ドレイン、層間絶縁
膜１４、フィールド酸化膜１６をゲート絶縁膜とする
と、これらはゲート電極のないＭＯＳトランジスタの構
造をしている。このような構造では層間絶縁膜１４上の
電位が安定せず、Ｎ+ 拡散領域８とＮ+ 拡散領域１２と
の間にリーク電流が流れる可能性が生ずる。この対策を
以下説明する。
【００１９】図３は、この発明に従った半導体出力回路
の他の実施例のフィールド酸化膜付近の断面図である。
層間絶縁膜１４上にまで、ＶSS電位のアルミニウム配線
層１８を設け、層間絶縁膜１４上の電位を安定化してい
る。このアルミニウム配線層１８は、Ｎ+ 拡散領域８と
オーバーラップすることが好ましいが、層間絶縁膜１４
の右半分程度にまで延びた程度でもよい。
の他の実施例のフィールド酸化膜付近の断面図である。
層間絶縁膜１４上にまで、ＶSS電位のアルミニウム配線
層１８を設け、層間絶縁膜１４上の電位を安定化してい
る。このアルミニウム配線層１８は、Ｎ+ 拡散領域８と
オーバーラップすることが好ましいが、層間絶縁膜１４
の右半分程度にまで延びた程度でもよい。
【００２０】図４は、この発明に従った半導体出力回路
のさらに他の実施例のフィールド酸化膜付近の断面図で
あり、層間絶縁膜１４上に形成する電極としてアルミニ
ウム配線層１７を用いた場合であり、効果は図３に示す
実施例と同じである。
のさらに他の実施例のフィールド酸化膜付近の断面図で
あり、層間絶縁膜１４上に形成する電極としてアルミニ
ウム配線層１７を用いた場合であり、効果は図３に示す
実施例と同じである。
【００２１】以上説明した３つの実施例においては、電
源と接地との間に直列に設けられた２個の出力トランジ
スタのうち、出力端子と接地端子との間に設けられたト
ランジスタについて述べたが、出力端子と電源端子との
間に設けられたトランジスタについても同じ効果が得ら
れる。
源と接地との間に直列に設けられた２個の出力トランジ
スタのうち、出力端子と接地端子との間に設けられたト
ランジスタについて述べたが、出力端子と電源端子との
間に設けられたトランジスタについても同じ効果が得ら
れる。
【００２２】図１に示すように、この発明の一実施例に
おいてはＮ+ 拡散領域８とＮ+ 拡散領域１２とは平行に
形成されている。しかしながらＮ+ 拡散領域８とＮ+ 拡
散領域１２とが接触しなければ平行に形成されていなく
てもよい。ただしこの場合効果が若干減る。
おいてはＮ+ 拡散領域８とＮ+ 拡散領域１２とは平行に
形成されている。しかしながらＮ+ 拡散領域８とＮ+ 拡
散領域１２とが接触しなければ平行に形成されていなく
てもよい。ただしこの場合効果が若干減る。
【００２３】この実施例ではＮＭＯＳトランジスタにつ
いて述べたがＰＭＯＳトランジスタでも同じ効果が得ら
れる。
いて述べたがＰＭＯＳトランジスタでも同じ効果が得ら
れる。
【００２４】この実施例では２個のＮＭＯＳトランジス
タについて述べたが、１個がＮＭＯＳトランジスタ、他
の１個がＰＭＯＳトランジスタの場合でも同じ効果が得
られる。
タについて述べたが、１個がＮＭＯＳトランジスタ、他
の１個がＰＭＯＳトランジスタの場合でも同じ効果が得
られる。
【００２５】またこの実施例では出力回路のトランジス
タがＭＯＳトランジスタについて説明したが、ＭＯＳト
ランジスタとバイポーラトランジスタとが混在した集積
回路においても同一の効果が得られる。
タがＭＯＳトランジスタについて説明したが、ＭＯＳト
ランジスタとバイポーラトランジスタとが混在した集積
回路においても同一の効果が得られる。
【００２６】この実施例では電源と接地との間に直列に
設けられた２個のトランジスタの例について述べたが、
この発明ではこれに限定されるわけではなく出力端と電
源あるいは接地との間に設けられた１個のみによる出力
回路の場合も同じ効果が得られる。たとえば図８に示す
オープンドレイン型出力の場合である。
設けられた２個のトランジスタの例について述べたが、
この発明ではこれに限定されるわけではなく出力端と電
源あるいは接地との間に設けられた１個のみによる出力
回路の場合も同じ効果が得られる。たとえば図８に示す
オープンドレイン型出力の場合である。
【００２７】図１には出力トランジスタの分割が３個以
上の例が示されているが、この発明においてはこれに限
定されるわけではなく少なくとも２個の分割でも同じ効
果が得られる。ただし、この場合はトランジスタ設置ス
ペース上の困難さがある。
上の例が示されているが、この発明においてはこれに限
定されるわけではなく少なくとも２個の分割でも同じ効
果が得られる。ただし、この場合はトランジスタ設置ス
ペース上の困難さがある。
【００２８】
【発明の効果】この発明によれば出力端子から静電気が
出力回路内に侵入しても、瞬時に供給端子に放電される
ので、ゲート絶縁膜が絶縁破壊をすることがなくなる。
出力回路内に侵入しても、瞬時に供給端子に放電される
ので、ゲート絶縁膜が絶縁破壊をすることがなくなる。
【図１】この発明に従った半導体出力回路の一実施例の
ＭＯＳトランジスタ付近の平面図である。
ＭＯＳトランジスタ付近の平面図である。
【図２】図１を矢印Ｂ方向から切断した状態の断面図で
ある。
ある。
【図３】この発明に従った半導体出力回路の他の実施例
のフィールド酸化膜付近の断面図である。
のフィールド酸化膜付近の断面図である。
【図４】この発明に従った半導体出力回路のさらに他の
実施例のフィールド酸化膜付近の断面図である。
実施例のフィールド酸化膜付近の断面図である。
【図５】従来の出力回路を示す回路図である。
【図６】図５に示すＭＯＳトランジスタ２の部分を示す
半導体基板の平面図である。
半導体基板の平面図である。
【図７】図６を矢印Ａ方向から切断した状態の断面図で
ある。
ある。
【図８】オープンドレイン型出力の回路図である。
３ 出力端子 ７ 接地端子 ８ Ｎ+ 拡散領域 １２ Ｎ+ 拡散領域 １６ フィールド酸化膜 １５ Ｐ+ 拡散領域 ２１ａ，ｂ，ｃ ＭＯＳトランジスタ
Claims (1)
- 【請求項１】 半導体基板に形成された第１および第２
絶縁ゲート型電界効果トランジスタを含む半導体出力回
路であって、 前記半導体基板中に形成された前記第１絶縁ゲート型電
界効果トランジスタの第１不純物領域と、 前記第１不純物領域と接続された出力端子と、 前記半導体基板中に形成された前記第２絶縁ゲート型電
界効果トランジスタの第２不純物領域と、 前記第２不純物領域と接続された一定電圧が供給される
供給端子と、 前記半導体基板上に形成され、前記第１絶縁ゲート型電
界効果トランジスタと、前記第２絶縁ゲート型電界効果
トランジスタとを分離する素子分離絶縁膜と、 前記素子分離絶縁膜下に形成され、前記出力端子から前
記第１不純物領域に印加された静電気を前記供給端子に
放電する第３不純物領域と、 を備えた、半導体出力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207910A JP2700365B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3207910A JP2700365B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0548024A true JPH0548024A (ja) | 1993-02-26 |
| JP2700365B2 JP2700365B2 (ja) | 1998-01-21 |
Family
ID=16547595
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3207910A Expired - Lifetime JP2700365B2 (ja) | 1991-08-20 | 1991-08-20 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2700365B2 (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004007833A (ja) * | 2003-08-28 | 2004-01-08 | Nikon Corp | 固体撮像装置 |
| US7239825B2 (en) | 2002-12-27 | 2007-07-03 | Brother Kogyo Kabushiki Kaisha | Image formation apparatus having a plurality of units and assembling method thereof |
-
1991
- 1991-08-20 JP JP3207910A patent/JP2700365B2/ja not_active Expired - Lifetime
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7239825B2 (en) | 2002-12-27 | 2007-07-03 | Brother Kogyo Kabushiki Kaisha | Image formation apparatus having a plurality of units and assembling method thereof |
| JP2004007833A (ja) * | 2003-08-28 | 2004-01-08 | Nikon Corp | 固体撮像装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2700365B2 (ja) | 1998-01-21 |
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|---|---|---|---|
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