JPS60144963A - Ｍｉｓ型半導体集積回路 - Google Patents
Ｍｉｓ型半導体集積回路Info
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- JPS60144963A JPS60144963A JP59001604A JP160484A JPS60144963A JP S60144963 A JPS60144963 A JP S60144963A JP 59001604 A JP59001604 A JP 59001604A JP 160484 A JP160484 A JP 160484A JP S60144963 A JPS60144963 A JP S60144963A
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- Japan
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- region
- gate
- integrated circuit
- semiconductor integrated
- oxide film
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
- H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
- H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
- H10D62/126—Top-view geometrical layouts of the regions or the junctions
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W42/00—Arrangements for protection of devices
- H10W42/20—Arrangements for protection of devices protecting against electromagnetic or particle radiation, e.g. light, X-rays, gamma-rays or electrons
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、ＭＩＳ型半導体集積回路に関する。
従来、半導体基板の一生面に、絶縁ゲート型電界効果ト
ランジスタとしてＭＯ８型電界効果トランジスタ（以下
、ＭＯＳ）ランジスタというｑ）を配設してなるＭＯ８
型集積回路においては、素子間分離法として最も一般的
な峰術として選択酸化法（Ｌｏｃｏｓ法）による絶縁分
離が用いられている。第１図はこの絶縁分離を説明する
ための従来のＭＯ８型集積回路の要部を示す断面図であ
る。
ランジスタとしてＭＯ８型電界効果トランジスタ（以下
、ＭＯＳ）ランジスタというｑ）を配設してなるＭＯ８
型集積回路においては、素子間分離法として最も一般的
な峰術として選択酸化法（Ｌｏｃｏｓ法）による絶縁分
離が用いられている。第１図はこの絶縁分離を説明する
ための従来のＭＯ８型集積回路の要部を示す断面図であ
る。
第１図に示す如く、選択酸化法によシリコン基板１上に
厚いフィールド酸化膜２（〜１．θμｍ）を形成し、隣
υ合うソース領域４とドレイン領域５を分離している。
厚いフィールド酸化膜２（〜１．θμｍ）を形成し、隣
υ合うソース領域４とドレイン領域５を分離している。
又必要であれば選択酸化直前に素子領域以外の領域（フ
ィールド領域）の直下にイオン注入法等によシ、シリコ
ン基板１と同極性の不純物を導入したチャネルストッパ
領域３を作シ、厚いフィールド酸化膜２を形成すること
によυ、このフィールド領域直下の酸化膜−シリコン基
板界面領域に電界効果によシチャネルが誘起・されるこ
とを防いでいた。
ィールド領域）の直下にイオン注入法等によシ、シリコ
ン基板１と同極性の不純物を導入したチャネルストッパ
領域３を作シ、厚いフィールド酸化膜２を形成すること
によυ、このフィールド領域直下の酸化膜−シリコン基
板界面領域に電界効果によシチャネルが誘起・されるこ
とを防いでいた。
ところで、この構成によると、第２図に示すよつＦＣ，
フィールド酸化膜２をＭＯＳ）ランジスタのゲート酸化
膜とし、その上にゲート電極６があると見なすと、とな
シ合う２つの通常のトランジスタのソース領域４とドレ
イン領域５を電気的に分離するためには、このフィール
ド酸化膜２によるソースＳ１ ドレインＤ１ゲートＧと
するＭＯＳ）ランシスタ（以下、これを分離ＭＯ８）ラ
ンジスタという−のしきい値電圧ＶＴ２ （以下、Ｖ、
とｂうＱは、少なくとも集積回路の動作電源電圧よりも
大きくなければならない。従って、従来はこのｖＴ２が
１５〜２０ となるようにフィールド酸化膜厚、および
フィールド酸化膜直下の不純物濃度を設定していた。
フィールド酸化膜２をＭＯＳ）ランジスタのゲート酸化
膜とし、その上にゲート電極６があると見なすと、とな
シ合う２つの通常のトランジスタのソース領域４とドレ
イン領域５を電気的に分離するためには、このフィール
ド酸化膜２によるソースＳ１ ドレインＤ１ゲートＧと
するＭＯＳ）ランシスタ（以下、これを分離ＭＯ８）ラ
ンジスタという−のしきい値電圧ＶＴ２ （以下、Ｖ、
とｂうＱは、少なくとも集積回路の動作電源電圧よりも
大きくなければならない。従って、従来はこのｖＴ２が
１５〜２０ となるようにフィールド酸化膜厚、および
フィールド酸化膜直下の不純物濃度を設定していた。
近年、このようなＭＯ８型半導体集積回路を宇宙衛星に
搭載する試みが盛んであるが、その際問題となるのは、
このようなＭＯ８型半導体集積回路の耐放射線性である
。そして、ＭＯ８型半導体集積回路の場合、特に問題と
なるのは、放射線被照射量に対するＭＯＳ）ランジスタ
のしきい値電圧ｖＴの変動である。第３図は従来のＮチ
ャネル型ＭＯ８）ランジスタの放射線照射量としきい値
電圧の変化ΔｖＴ１第４図は同じくゲート酸化膜厚とし
きい値電圧の変化ΔｖＴの関係を示す。（ジェ、アール
。
搭載する試みが盛んであるが、その際問題となるのは、
このようなＭＯ８型半導体集積回路の耐放射線性である
。そして、ＭＯ８型半導体集積回路の場合、特に問題と
なるのは、放射線被照射量に対するＭＯＳ）ランジスタ
のしきい値電圧ｖＴの変動である。第３図は従来のＮチ
ャネル型ＭＯ８）ランジスタの放射線照射量としきい値
電圧の変化ΔｖＴ１第４図は同じくゲート酸化膜厚とし
きい値電圧の変化ΔｖＴの関係を示す。（ジェ、アール
。
アダアムス他、＠アラディエションハーデエンドフィー
ルドオキサイドアイ、イー、イー。
ルドオキサイドアイ、イー、イー。
イー、エヌエスー２４．池６．１９７７．１２．： Ｊ
。
。
Ｒ，、Ａｄａｍｓ ｅｔ ａｌ、 ” ＡＲａｄｉａｔ
ｉｏｎ Ｈａｒｄｅｎ−ｅｄ Ｆｉｅｌｄ ０ｘｉｄｅ
” １．Ｅ、Ｅ、Ｉ Ｎ５−２４． Ａｈ６゜Ｄｅｃ、
１９７７、） 第３図は、フィールド酸化膜厚６０００人の場合を示す
もので、放射線照射によシ分離ＭＯ８）ランジスタのし
きい値電圧変化ΔＶＴ２は、Ｎチャネル型で一１５ｖ〜
−２０ｖにも達することがわかる。
ｉｏｎ Ｈａｒｄｅｎ−ｅｄ Ｆｉｅｌｄ ０ｘｉｄｅ
” １．Ｅ、Ｅ、Ｉ Ｎ５−２４． Ａｈ６゜Ｄｅｃ、
１９７７、） 第３図は、フィールド酸化膜厚６０００人の場合を示す
もので、放射線照射によシ分離ＭＯ８）ランジスタのし
きい値電圧変化ΔＶＴ２は、Ｎチャネル型で一１５ｖ〜
−２０ｖにも達することがわかる。
通常の分離法では、ｖＴ２を初期値として１５〜２０ｖ
に設定するので、放射線照射により、ｖＴ２は０〜５
と低下し電気的分離が不可能となる。又第４図は、Ｎチ
ャネルＭＯ８）ランジスタのしきい値電圧変化ΔＶＴＮ
とＰチャネルＭＯ８）ランジスタのしきい値電圧ΔＶＴ
Ｐの両者について、ドーズ量５×１０４の放射線照射後
の結果を示すもので、フィールド酸化膜厚が大きくなる
と、放射線照射後のしきい値電圧変化ΔｖＴは大きく、
フィールド酸化膜厚が小さくなるとしきい値電圧変化Δ
ｖＴも小さくなるという傾向が見てとれる。
に設定するので、放射線照射により、ｖＴ２は０〜５
と低下し電気的分離が不可能となる。又第４図は、Ｎチ
ャネルＭＯ８）ランジスタのしきい値電圧変化ΔＶＴＮ
とＰチャネルＭＯ８）ランジスタのしきい値電圧ΔＶＴ
Ｐの両者について、ドーズ量５×１０４の放射線照射後
の結果を示すもので、フィールド酸化膜厚が大きくなる
と、放射線照射後のしきい値電圧変化ΔｖＴは大きく、
フィールド酸化膜厚が小さくなるとしきい値電圧変化Δ
ｖＴも小さくなるという傾向が見てとれる。
このように従来技術によれば、放射線照射後、％１ＩＣ
Ｎチャネル側の分離領域のしきい値電圧が大幅に低下し
、回路動作時のリーク電流が非常に大きくなるという欠
点があった。
Ｎチャネル側の分離領域のしきい値電圧が大幅に低下し
、回路動作時のリーク電流が非常に大きくなるという欠
点があった。
本発明の目的は、上記欠点を除去することにより、放射
線照射によシ分離領域のしきい値電圧が大幅に低下する
ことを防ぎ、所望の回路動作が得られるところの耐放射
線のＭＩＳ型半導体集積回路を提供することにある。
線照射によシ分離領域のしきい値電圧が大幅に低下する
ことを防ぎ、所望の回路動作が得られるところの耐放射
線のＭＩＳ型半導体集積回路を提供することにある。
本第１の発明のＭＩＳ型半導体集積回路は、半導体基板
の一生面上に複数の絶縁ゲート型電界効果トランジスタ
を配設してなるＭＩＳ型半導体集積回路において、前記
絶縁ゲート型電界効果トランジスタのドレイン領域はゲ
ート領域で周囲を取シ囲まれ、該ゲート領域は前記ＭＩ
Ｓ型半導体集積回路の最低電位に接続されたソース領域
で周囲を取シ囲まれていることから構成される。
の一生面上に複数の絶縁ゲート型電界効果トランジスタ
を配設してなるＭＩＳ型半導体集積回路において、前記
絶縁ゲート型電界効果トランジスタのドレイン領域はゲ
ート領域で周囲を取シ囲まれ、該ゲート領域は前記ＭＩ
Ｓ型半導体集積回路の最低電位に接続されたソース領域
で周囲を取シ囲まれていることから構成される。
本第２の発明のＭＩＳ型半導体集積回路は、半導体基板
の一生面に複数の絶縁ゲート型電算効果トランジスタを
配設してなるＭＩＳ型半導体集積回路において、前記絶
縁ゲート型電界効果トランジスタのドレイン領域は第１
のゲート領域で周囲を取り囲まれ、該第１のゲート領域
は第１のソース領域で周囲を取シ囲まれ、該第１のソー
ス領域は前記ＭＩＳ型半導体集積回路の最低電位に接続
されたゲート電極を有する第２のゲート領域で周囲を取
シ囲まれ、該第２のゲート領域は前記ＭＩＳ型半導体集
積回路の最低電位に接続された第２のソース領域で周囲
が取シ囲まれていることから構成される。
の一生面に複数の絶縁ゲート型電算効果トランジスタを
配設してなるＭＩＳ型半導体集積回路において、前記絶
縁ゲート型電界効果トランジスタのドレイン領域は第１
のゲート領域で周囲を取り囲まれ、該第１のゲート領域
は第１のソース領域で周囲を取シ囲まれ、該第１のソー
ス領域は前記ＭＩＳ型半導体集積回路の最低電位に接続
されたゲート電極を有する第２のゲート領域で周囲を取
シ囲まれ、該第２のゲート領域は前記ＭＩＳ型半導体集
積回路の最低電位に接続された第２のソース領域で周囲
が取シ囲まれていることから構成される。
以下、本発明の実施例について図面を参照して説明する
。
。
第５図（ａｌは本第１の発明の一実施例の要部を示す平
面パターン図、第５図１ｂｌはそのｘ −ｘ’に沿う模
式的断面図である。
面パターン図、第５図１ｂｌはそのｘ −ｘ’に沿う模
式的断面図である。
本実施例は、Ｐ型シリコン基板１１の一主面に複数のＭ
ＯＳ）ランジスタを配設してなるＭＯ８型半導体集積回
路において、前記ＭＯ８）ランジスタのＮ＋拡散領域か
らなるドレイン領域１５はそのゲート領域１６で周囲を
取シ囲まれ、このゲート領域１６は前記ＭＯ８型半導体
集積回路の最低電位である接地電位にアルミ配線等によ
シ接続されたＮ＋拡散領域からなるソース領域１４で周
囲を取り囲まれていることから構成される。
ＯＳ）ランジスタを配設してなるＭＯ８型半導体集積回
路において、前記ＭＯ８）ランジスタのＮ＋拡散領域か
らなるドレイン領域１５はそのゲート領域１６で周囲を
取シ囲まれ、このゲート領域１６は前記ＭＯ８型半導体
集積回路の最低電位である接地電位にアルミ配線等によ
シ接続されたＮ＋拡散領域からなるソース領域１４で周
囲を取り囲まれていることから構成される。
なお第５図（ａｌ 、 （ｂｌにおいて、１２は酸化膜
厚として０．８〜１．２μｍのフィールド酸化膜、１７
は厚さ５００人程鹿のゲート酸化膜、１８はＮ＋ポリシ
リコンからなるゲート電極、１９はゲート電極端子、２
０はドレイン電極端子、Ｐ型シリコン基板１１も接地電
位に接続されている。
厚として０．８〜１．２μｍのフィールド酸化膜、１７
は厚さ５００人程鹿のゲート酸化膜、１８はＮ＋ポリシ
リコンからなるゲート電極、１９はゲート電極端子、２
０はドレイン電極端子、Ｐ型シリコン基板１１も接地電
位に接続されている。
本実施例によると、フィールド酸化膜１２に接するＮ＋
拡散層はすべてソース領域１４であり、電位はＰ型シリ
コン基板１１と同様に回路上の最低電位である接地電位
となっている。
拡散層はすべてソース領域１４であり、電位はＰ型シリ
コン基板１１と同様に回路上の最低電位である接地電位
となっている。
第５図（ａｌのトランジスタパターンを繰シ返し用いて
Ｐ型シリコン基板１１上に集積回路を構成した場合でも
、フィールド酸化膜１２に接するＮ＋拡散層領域はすべ
て最低電位のソース領域１４となる。
Ｐ型シリコン基板１１上に集積回路を構成した場合でも
、フィールド酸化膜１２に接するＮ＋拡散層領域はすべ
て最低電位のソース領域１４となる。
従って、このＭＯ８型半導体集積回路に放射線照射を行
ないフィールド酸化膜１２による分離ＭＯＳトランジス
タのしきい値電圧ＶＴ２が電源電圧以下となった場合で
も、フィールド酸化膜１２に接するＮ＋拡散層領域はす
べてＰ型シリコン基板と共に接地電位となっているので
、リーク電流は流れない。
ないフィールド酸化膜１２による分離ＭＯＳトランジス
タのしきい値電圧ＶＴ２が電源電圧以下となった場合で
も、フィールド酸化膜１２に接するＮ＋拡散層領域はす
べてＰ型シリコン基板と共に接地電位となっているので
、リーク電流は流れない。
又、第５図（ｂｌのゲート酸化膜１７はその厚さが５０
０人程鹿のあシ、フィールド酸化膜１２に較べて充分小
さいため、放射線照射後のしきい値電圧変化ΔＶＴＮは
、充分小さい。よって、このしきい値電圧変化ΔＶＴＮ
を見込んでＭＯＳ）ランジスタのしきい値電圧ＶＴＮを
２〜３ｖと高く設定しておけば、ドレイン領域１５とソ
ース領域１４間の不要なリーク電流は無視できる。
０人程鹿のあシ、フィールド酸化膜１２に較べて充分小
さいため、放射線照射後のしきい値電圧変化ΔＶＴＮは
、充分小さい。よって、このしきい値電圧変化ΔＶＴＮ
を見込んでＭＯＳ）ランジスタのしきい値電圧ＶＴＮを
２〜３ｖと高く設定しておけば、ドレイン領域１５とソ
ース領域１４間の不要なリーク電流は無視できる。
更に、この構成によると、最低電位に接続されたシリコ
ン基板とソース領域とで分離された形になり、分離用の
フィールド酸化膜は必ずしも必要で無くなるので、フィ
ールド酸化膜による分離ＭＯ８）ランジスタの放射線照
射によるしきい値電圧低下の問題が解消できる。
ン基板とソース領域とで分離された形になり、分離用の
フィールド酸化膜は必ずしも必要で無くなるので、フィ
ールド酸化膜による分離ＭＯ８）ランジスタの放射線照
射によるしきい値電圧低下の問題が解消できる。
ところで、ＭＯＳ）ランジスタのソース電位が最低電位
をとらずに、ある所定の電位をとる場合には、例えば第
５図（ａ）においてソース領域１４が最低電位よシも高
くなるような場合は、放射線照射後フィールド酸化膜１
２の下に反転層が形成され不要なリーク電流が流れる可
能性がある。
をとらずに、ある所定の電位をとる場合には、例えば第
５図（ａ）においてソース領域１４が最低電位よシも高
くなるような場合は、放射線照射後フィールド酸化膜１
２の下に反転層が形成され不要なリーク電流が流れる可
能性がある。
本第２の発明はこの点に対処してなされたものである。
第６図（ａｌは本第２の発明の一実施例の要部を示すパ
ターン平面図、同図（ｂｌはそのＹ−Ｙ’に沿う模式的
断面図である。
ターン平面図、同図（ｂｌはそのＹ−Ｙ’に沿う模式的
断面図である。
本実施例は、Ｐ型シリコン基板１１′の一主面に複数の
ＭＯ８型トランジスタを配設してなるＭＯ８型半導体集
積回路において、前記ＭＯ８型トランジスタのＮ＋拡散
領域からなるドレイン領域１５′は第１のゲート領域１
６′で周囲を取り囲まれ、この第１のゲート領域ＩＣは
Ｎ＋拡散領域からなる第１のソース領域１４′で周囲を
取シ囲まれ、この第１のソース領域１４′は前記ＭＯ８
型半導体集積回路の最低電位である接地電位に接続され
たゲート電極２４を有する第２のゲート領域２２で周囲
を取シ囲まれ、この第２のゲート領域２２は前記ＭＯ８
型集積回路の最低電位である接地電位に接続されたＮ＋
領域からなる第２のソース領域２５で周囲が取シ囲まれ
ていることから構成される。
ＭＯ８型トランジスタを配設してなるＭＯ８型半導体集
積回路において、前記ＭＯ８型トランジスタのＮ＋拡散
領域からなるドレイン領域１５′は第１のゲート領域１
６′で周囲を取り囲まれ、この第１のゲート領域ＩＣは
Ｎ＋拡散領域からなる第１のソース領域１４′で周囲を
取シ囲まれ、この第１のソース領域１４′は前記ＭＯ８
型半導体集積回路の最低電位である接地電位に接続され
たゲート電極２４を有する第２のゲート領域２２で周囲
を取シ囲まれ、この第２のゲート領域２２は前記ＭＯ８
型集積回路の最低電位である接地電位に接続されたＮ＋
領域からなる第２のソース領域２５で周囲が取シ囲まれ
ていることから構成される。
なお、第６図（ａ） 、 （ｂｌ において、１２′は
酸化膜厚として０．８〜１．２μｍのフィールド酸化膜
、１７’。
酸化膜厚として０．８〜１．２μｍのフィールド酸化膜
、１７’。
ある。
本実施例によると、第２のゲート領域２２のゲート酸化
膜厚２３は通常のＭＯＳトランジスタのゲート酸化膜厚
と同じであるから、放射線照射によ電位でおる接地電位
につられているので、第１のソース領域１４′と最低電
位につられた第２のソース領域２５の間の不要なリーク
電流は無視できる。
膜厚２３は通常のＭＯＳトランジスタのゲート酸化膜厚
と同じであるから、放射線照射によ電位でおる接地電位
につられているので、第１のソース領域１４′と最低電
位につられた第２のソース領域２５の間の不要なリーク
電流は無視できる。
又、フィールド酸化膜１２′に接する第２のソース領域
２５は最低電位となっているため放射線照射後のフィー
ルド酸化膜１２の直下に形成されたチャネルを伝わるリ
ーク電流は流れない。
２５は最低電位となっているため放射線照射後のフィー
ルド酸化膜１２の直下に形成されたチャネルを伝わるリ
ーク電流は流れない。
更に１この構成によると、上記の本第１の発明の場合と
同様に、素子分離用のフィールド酸化膜は必ずしも必要
でなく、最低電位に接続された第２のゲート電極と第２
のソース領域で実質的に分離される。そしてこの場合に
は、第５図（ａｌ 、 （ｂ）に示した本第１の発明の
場合に比して、第１のソース領域の電位は所定の電位で
良いので、自由な回路構成をとることができる。
同様に、素子分離用のフィールド酸化膜は必ずしも必要
でなく、最低電位に接続された第２のゲート電極と第２
のソース領域で実質的に分離される。そしてこの場合に
は、第５図（ａｌ 、 （ｂ）に示した本第１の発明の
場合に比して、第１のソース領域の電位は所定の電位で
良いので、自由な回路構成をとることができる。
なお、以上の説明はトランジスタとしてＮチャネル型Ｍ
ＯＳ）ランジスタを用いたけれどもＰチャネル型ＭＯ８
）ランジスタについても同様でｓｂ、更１ｃＭＯ８）ラ
ンジスタに限定されることなく、本発明は絶縁ゲート型
電界効果トランジスタを用いたＭＩＳ型半導体集積回路
九対しても同様に適用できる。
ＯＳ）ランジスタを用いたけれどもＰチャネル型ＭＯ８
）ランジスタについても同様でｓｂ、更１ｃＭＯ８）ラ
ンジスタに限定されることなく、本発明は絶縁ゲート型
電界効果トランジスタを用いたＭＩＳ型半導体集積回路
九対しても同様に適用できる。
以上、詳細に説明したように、本発明のＭＩＳ型半導体
集積回路は上記の構成を有しているので、放射線照射後
、素子分離用のフィールド酸化膜直下を流れるリーク電
流を防止することができるという効果を有している。
集積回路は上記の構成を有しているので、放射線照射後
、素子分離用のフィールド酸化膜直下を流れるリーク電
流を防止することができるという効果を有している。
第１図は従来のＭＯＳ型集積回路の要部を示す断面図、
第２図は第１図において発生する分離ＭＯＳトランジス
タの説明図、第３図、第４図は従来のＭＯＳ）ランジス
タの耐放射線照射特性図、第５図（ａｌは本第１の発明
の一実施例の要部を示す平面パターン図、第５図（ｂｌ
はそのｘ −ｘ’に沿う模式的断面図、第６図１８）は
本第２の発明の一実施例の要部を示す平面パターン図、
第６図（ｂｌはそのＹ −Ｙ’ｌＣ沿う模式的断面図で
おる。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・チャネルストッパ領域、４・
・・・・・ソース領域、Ｌｉ２・・・・・・ソース領域
、１４′・・・・・・第１のソース領域％ １５．１５
’・・・・・・ドレイン領域、１６・・・・・・ゲート
領域、１６′・・・・・・第１のゲート領域、１７・・
・・・・ゲート酸化膜、１τ・・・・・・第１のゲート
酸化膜、１８・・・・・・ゲート電極、１８′・・・・
・・第１のゲート電極、１９・・・・・・ゲート電極端
子、１９′・・・・・・第１のゲート電極端子、２０．
２０’・・・・・・ドレイン電極端子、２１・・・・・
・第１のソース電極端子、２２・・・・・・第２のゲー
ト領域、２３・・・・・・第２のゲート酸化膜、２４・
・・・・・第２のゲート電極、２５・・・・・・第２の
ソース領域、Ｄ・・・・・・ドレイン、Ｇ・・・・・・
ゲート、ｓ・・・・・・ソース。 （Ａノ （ｂ） 茅左口
第２図は第１図において発生する分離ＭＯＳトランジス
タの説明図、第３図、第４図は従来のＭＯＳ）ランジス
タの耐放射線照射特性図、第５図（ａｌは本第１の発明
の一実施例の要部を示す平面パターン図、第５図（ｂｌ
はそのｘ −ｘ’に沿う模式的断面図、第６図１８）は
本第２の発明の一実施例の要部を示す平面パターン図、
第６図（ｂｌはそのＹ −Ｙ’ｌＣ沿う模式的断面図で
おる。 １・・・・・・シリコン基板、２・・・・・・フィール
ド酸化膜、３・・・・・・チャネルストッパ領域、４・
・・・・・ソース領域、Ｌｉ２・・・・・・ソース領域
、１４′・・・・・・第１のソース領域％ １５．１５
’・・・・・・ドレイン領域、１６・・・・・・ゲート
領域、１６′・・・・・・第１のゲート領域、１７・・
・・・・ゲート酸化膜、１τ・・・・・・第１のゲート
酸化膜、１８・・・・・・ゲート電極、１８′・・・・
・・第１のゲート電極、１９・・・・・・ゲート電極端
子、１９′・・・・・・第１のゲート電極端子、２０．
２０’・・・・・・ドレイン電極端子、２１・・・・・
・第１のソース電極端子、２２・・・・・・第２のゲー
ト領域、２３・・・・・・第２のゲート酸化膜、２４・
・・・・・第２のゲート電極、２５・・・・・・第２の
ソース領域、Ｄ・・・・・・ドレイン、Ｇ・・・・・・
ゲート、ｓ・・・・・・ソース。 （Ａノ （ｂ） 茅左口
Claims (2)
- （１）半導体基板の一生面に複数の絶縁ゲート型電界効
果トランジスタを配設してなるＭＩＳ型半導体集積回路
において、前記絶縁ゲート型電界効果トランジスタのド
レイン領域はゲート領域で周囲を取り囲まれ、該ゲート
領域は前記ＭＩＳ型半導体集積回路の最低電位に接続さ
れたソース領域で周囲を取υ囲まれていることを特徴と
するＭＩＳ型半導体集積回路。 - （２）半導体基板の一生面に複数の絶縁ゲート型電界効
果トランジスタを配設してなるＭＩＳ型半導体集積回路
において、前記絶縁ゲート型電界効果トランジスタのド
レイン領域は第１のゲート領域で周囲を取り囲まれ、該
第１のゲート領域は第１のソース領域で周囲を取シ囲ま
れ、該第１のソース領域は前記ＭＩＳ型半導体集積回路
の最低電位に接続されたゲート電極を有する第２のゲー
ト領域で周囲を取シ囲まれ、該第２のゲート領域は前記
ＭＩＳ型半導体集積回路の最低電位に接続された第２の
ソース領域で周囲が取り囲まれていることを特徴とする
ＭＩＳ型半導体集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001604A JPS60144963A (ja) | 1984-01-09 | 1984-01-09 | Ｍｉｓ型半導体集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59001604A JPS60144963A (ja) | 1984-01-09 | 1984-01-09 | Ｍｉｓ型半導体集積回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60144963A true JPS60144963A (ja) | 1985-07-31 |
Family
ID=11506102
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59001604A Pending JPS60144963A (ja) | 1984-01-09 | 1984-01-09 | Ｍｉｓ型半導体集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60144963A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290959A (ja) * | 1989-12-22 | 1991-12-20 | American Teleph & Telegr Co <Att> | 電気的整合性の改善されたｍｏｓデバイス |
| GB2374200A (en) * | 2000-12-21 | 2002-10-09 | Europ Org For Nuclear Research | Radiation tolerant MOS layout |
| JP2007073709A (ja) * | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | 半導体装置 |
-
1984
- 1984-01-09 JP JP59001604A patent/JPS60144963A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH03290959A (ja) * | 1989-12-22 | 1991-12-20 | American Teleph & Telegr Co <Att> | 電気的整合性の改善されたｍｏｓデバイス |
| GB2374200A (en) * | 2000-12-21 | 2002-10-09 | Europ Org For Nuclear Research | Radiation tolerant MOS layout |
| JP2007073709A (ja) * | 2005-09-06 | 2007-03-22 | Nec Electronics Corp | 半導体装置 |
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