JPH08316469A - 高耐圧半導体装置 - Google Patents
高耐圧半導体装置Info
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- JPH08316469A JPH08316469A JP7122635A JP12263595A JPH08316469A JP H08316469 A JPH08316469 A JP H08316469A JP 7122635 A JP7122635 A JP 7122635A JP 12263595 A JP12263595 A JP 12263595A JP H08316469 A JPH08316469 A JP H08316469A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
- H10D30/65—Lateral DMOS [LDMOS] FETs
- H10D30/657—Lateral DMOS [LDMOS] FETs having substrates comprising insulating layers, e.g. SOI-LDMOS transistors
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 高耐圧駆動回路と低耐圧制御回路とを同時に
形成することにより、コストの大幅な低減を可能とした
高耐圧半導体装置を提供すること。 【構成】 表面に絶縁層を有する基板の絶縁層上に形成
された第１導電型の高抵抗半導体層と、この高抵抗半導
体層の表面領域に選択的に形成された第１導電型のベ−
ス領域と、前記高抵抗半導体層の表面領域に選択的に、
前記絶縁層に達しないように形成された第２導電型のド
リフト領域と、前記ベ−ス領域に形成された第２導電型
のソ−ス領域と、前記ドリフト領域に形成されたドレイ
ン領域と、前記ソ−ス及びドリフト領域の間の領域の上
にゲ−ト絶縁膜を介して形成されたゲ−ト電極と、前記
ベ−ス領域及びソ−ス領域にコンタクトするソ−ス電極
と、前記ドレイン電極にコンタクトするドレイン電極と
を具備し、前記高抵抗半導体層の不純物のド−ズ量は２
×１０12ｃｍ-2〜３×１０12ｃｍ-2であり、前記ドリフ
ト領域のド−ズ量は１×１０12ｃｍ-2〜２×１０12ｃｍ
-2であることを特徴とする高耐圧半導体装置。
形成することにより、コストの大幅な低減を可能とした
高耐圧半導体装置を提供すること。 【構成】 表面に絶縁層を有する基板の絶縁層上に形成
された第１導電型の高抵抗半導体層と、この高抵抗半導
体層の表面領域に選択的に形成された第１導電型のベ−
ス領域と、前記高抵抗半導体層の表面領域に選択的に、
前記絶縁層に達しないように形成された第２導電型のド
リフト領域と、前記ベ−ス領域に形成された第２導電型
のソ−ス領域と、前記ドリフト領域に形成されたドレイ
ン領域と、前記ソ−ス及びドリフト領域の間の領域の上
にゲ−ト絶縁膜を介して形成されたゲ−ト電極と、前記
ベ−ス領域及びソ−ス領域にコンタクトするソ−ス電極
と、前記ドレイン電極にコンタクトするドレイン電極と
を具備し、前記高抵抗半導体層の不純物のド−ズ量は２
×１０12ｃｍ-2〜３×１０12ｃｍ-2であり、前記ドリフ
ト領域のド−ズ量は１×１０12ｃｍ-2〜２×１０12ｃｍ
-2であることを特徴とする高耐圧半導体装置。
Description
【０００１】
【産業上の利用分野】本発明は、高耐圧半導体装置に係
り、特に、ゲ−ト駆動方式のｐチャネル高耐圧半導体装
置に関する。
り、特に、ゲ−ト駆動方式のｐチャネル高耐圧半導体装
置に関する。
【０００２】
【従来の技術】従来から、高耐圧駆動回路等の高耐圧素
子と低耐圧制御回路等の低耐圧素子とを同一の基板に形
成したパワ−ＩＣは知られており、多くの用途が考えら
れている。例えば、高耐圧素子としてｐチャネルＭＯＳ
ＦＥＴ又はＩＧＢＴを用いてインバ−タ回路を作成する
ことにより、レベル・シフタ−又はハイサイド側のゲ−
ト回路を簡略化することが可能である。
子と低耐圧制御回路等の低耐圧素子とを同一の基板に形
成したパワ−ＩＣは知られており、多くの用途が考えら
れている。例えば、高耐圧素子としてｐチャネルＭＯＳ
ＦＥＴ又はＩＧＢＴを用いてインバ−タ回路を作成する
ことにより、レベル・シフタ−又はハイサイド側のゲ−
ト回路を簡略化することが可能である。
【０００３】しかし、素子の構造上の制約から、高耐圧
駆動回路と低耐圧制御回路とは、共通する工程により製
造することが出来ず、従って、いずれか一方を形成した
後に形成していた。例えば、ｐチャネル高耐圧ＭＯＳＦ
ＥＴでは、従来、ＤＭＯＳにおけるように深いｐウエル
を形成し、そこに素子を形成していたため、ロジック部
の製造工程との共通性が少なかった。そのため、工程数
が多く、多くの製造時間が費やされ、製造コストの増加
を招いていた。また、従来の高耐圧ＭＯＳＦＥＴでは、
オン抵抗を下げるために活性領域の不純物のド−ズ量を
増加させると、耐圧が低下してしまうという問題もあっ
た。
駆動回路と低耐圧制御回路とは、共通する工程により製
造することが出来ず、従って、いずれか一方を形成した
後に形成していた。例えば、ｐチャネル高耐圧ＭＯＳＦ
ＥＴでは、従来、ＤＭＯＳにおけるように深いｐウエル
を形成し、そこに素子を形成していたため、ロジック部
の製造工程との共通性が少なかった。そのため、工程数
が多く、多くの製造時間が費やされ、製造コストの増加
を招いていた。また、従来の高耐圧ＭＯＳＦＥＴでは、
オン抵抗を下げるために活性領域の不純物のド−ズ量を
増加させると、耐圧が低下してしまうという問題もあっ
た。
【０００４】
【発明が解決しようとする課題】そこで、本発明は、上
記事情を考慮してなされ、高耐圧駆動回路と低耐圧制御
回路とを同時に形成することにより、コストの大幅な低
減を可能とし、かつ高耐圧を維持しつつオン抵抗を下げ
ることを可能とする高耐圧半導体装置を提供することを
目的とする。
記事情を考慮してなされ、高耐圧駆動回路と低耐圧制御
回路とを同時に形成することにより、コストの大幅な低
減を可能とし、かつ高耐圧を維持しつつオン抵抗を下げ
ることを可能とする高耐圧半導体装置を提供することを
目的とする。
【０００５】
【課題を解決するための手段】本発明（請求項１）は、
表面に絶縁層を有する基板の絶縁層上に形成された第１
導電型の高抵抗半導体層と、この高抵抗半導体層の表面
領域に選択的に形成された第１導電型のベ−ス領域と、
前記高抵抗半導体層の表面領域に選択的に、前記絶縁層
に達しないように形成された第２導電型のドリフト領域
と、前記ベ−ス領域に形成された第２導電型のソ−ス領
域と、前記ドリフト領域に形成されたドレイン領域と、
前記ソ−ス及びドリフト領域の間の領域の上にゲ−ト絶
縁膜を介して形成されたゲ−ト電極と、前記ベ−ス領域
及びソ−ス領域にコンタクトするソ−ス電極と、前記ド
レイン電極にコンタクトするドレイン電極とを具備し、
前記高抵抗半導体層の不純物のド−ズ量は２×１０12ｃ
ｍ-2〜３×１０12ｃｍ-2であり、前記ドリフト領域のド
−ズ量は１×１０12ｃｍ-2〜２×１０12ｃｍ-2であるこ
とを特徴とする高耐圧半導体装置を提供する。
表面に絶縁層を有する基板の絶縁層上に形成された第１
導電型の高抵抗半導体層と、この高抵抗半導体層の表面
領域に選択的に形成された第１導電型のベ−ス領域と、
前記高抵抗半導体層の表面領域に選択的に、前記絶縁層
に達しないように形成された第２導電型のドリフト領域
と、前記ベ−ス領域に形成された第２導電型のソ−ス領
域と、前記ドリフト領域に形成されたドレイン領域と、
前記ソ−ス及びドリフト領域の間の領域の上にゲ−ト絶
縁膜を介して形成されたゲ−ト電極と、前記ベ−ス領域
及びソ−ス領域にコンタクトするソ−ス電極と、前記ド
レイン電極にコンタクトするドレイン電極とを具備し、
前記高抵抗半導体層の不純物のド−ズ量は２×１０12ｃ
ｍ-2〜３×１０12ｃｍ-2であり、前記ドリフト領域のド
−ズ量は１×１０12ｃｍ-2〜２×１０12ｃｍ-2であるこ
とを特徴とする高耐圧半導体装置を提供する。
【０００６】また、本発明（請求項２）は、表面に絶縁
層を有する基板の絶縁層上に形成された第１導電型の高
抵抗半導体層と、この高抵抗半導体層の表面領域に選択
的に形成された第１導電型のベ−ス領域と、前記高抵抗
半導体層の表面領域に選択的に、前記絶縁層に達しない
ように形成された第２導電型のドリフト領域と、前記ベ
−ス領域に形成された第２導電型のソ−ス領域と、前記
ドリフト領域に形成された第２導電型のバッファ層と、
このバッファ層に形成された第１導電型のドレイン領域
と、前記ソ−ス及びドリフト領域の間の領域の上にゲ−
ト絶縁膜を介して形成されたゲ−ト電極と、前記ベ−ス
領域及びソ−ス領域にコンタクトするソ−ス電極と、前
記ドレイン電極にコンタクトするドレイン電極とを具備
し、前記高抵抗半導体層の不純物のド−ズ量は２×１０
12ｃｍ-2〜３×１０12ｃｍ-2であり、前記ドリフト領域
のド−ズ量は１×１０12ｃｍ-2〜２×１０12ｃｍ-2であ
ることを特徴とする高耐圧半導体装置を提供する。
層を有する基板の絶縁層上に形成された第１導電型の高
抵抗半導体層と、この高抵抗半導体層の表面領域に選択
的に形成された第１導電型のベ−ス領域と、前記高抵抗
半導体層の表面領域に選択的に、前記絶縁層に達しない
ように形成された第２導電型のドリフト領域と、前記ベ
−ス領域に形成された第２導電型のソ−ス領域と、前記
ドリフト領域に形成された第２導電型のバッファ層と、
このバッファ層に形成された第１導電型のドレイン領域
と、前記ソ−ス及びドリフト領域の間の領域の上にゲ−
ト絶縁膜を介して形成されたゲ−ト電極と、前記ベ−ス
領域及びソ−ス領域にコンタクトするソ−ス電極と、前
記ドレイン電極にコンタクトするドレイン電極とを具備
し、前記高抵抗半導体層の不純物のド−ズ量は２×１０
12ｃｍ-2〜３×１０12ｃｍ-2であり、前記ドリフト領域
のド−ズ量は１×１０12ｃｍ-2〜２×１０12ｃｍ-2であ
ることを特徴とする高耐圧半導体装置を提供する。
【０００７】
【作用】本発明の高耐圧半導体装置は、第１導電型のＳ
ＯＩ基板に第２導電型の浅いドリフト領域を形成した構
造を有する。このような構造では、一様な不純物濃度の
第１導電型の基板を用いた場合に比べ、第１導電型の活
性層の不純物のド−ズ量を大幅に増加させることが可能
であり、そのため、高耐圧を維持しつつ、オン抵抗を大
幅に下げることが可能である。
ＯＩ基板に第２導電型の浅いドリフト領域を形成した構
造を有する。このような構造では、一様な不純物濃度の
第１導電型の基板を用いた場合に比べ、第１導電型の活
性層の不純物のド−ズ量を大幅に増加させることが可能
であり、そのため、高耐圧を維持しつつ、オン抵抗を大
幅に下げることが可能である。
【０００８】また、ＳＯＩ構造を採用しているため、素
子間を電気的に分離することが容易であり、従って、ノ
イズに対して非常に有効である。更に、本発明の高耐圧
半導体装置は、第２導電型の深いウエル領域を形成せず
に浅いドリフト領域を形成しているため、このドリフト
領域はロジック部の形成工程において形成可能であり、
その結果、多くの工程においてロジック部の形成工程を
採用することが出来る。そのため、高耐圧素子と低耐圧
ロジック部とを同時に形成することが出来、工程数の減
少、コストの大幅な低減が可能である。
子間を電気的に分離することが容易であり、従って、ノ
イズに対して非常に有効である。更に、本発明の高耐圧
半導体装置は、第２導電型の深いウエル領域を形成せず
に浅いドリフト領域を形成しているため、このドリフト
領域はロジック部の形成工程において形成可能であり、
その結果、多くの工程においてロジック部の形成工程を
採用することが出来る。そのため、高耐圧素子と低耐圧
ロジック部とを同時に形成することが出来、工程数の減
少、コストの大幅な低減が可能である。
【０００９】
【実施例】以下、図面を参照して、本発明の実施例に係
る高耐圧半導体装置について説明する。図１は、本発明
の第１の実施例に係る、高耐圧ｐチャネルＭＯＳＦＥＴ
の断面図である。図１において、半導体基板１上にはＳ
ｉＯ2 層２が形成され、このＳｉＯ2 層２上には、高抵
抗ｎ型活性層３が形成されている。高抵抗ｎ型活性層３
には、ｎ型ドリフト層４が形成され、このｎ型ドリフト
層４の表面にｐ型ドリフト層５が形成されている。ま
た、ｎ型ドリフト層４の表面には、ｐ型ドリフト層５に
隣接してｎ型ベ−ス層６が形成されている。なお、ｎ型
ドリフト層４は、酸化膜２にまで到達してもよい。
る高耐圧半導体装置について説明する。図１は、本発明
の第１の実施例に係る、高耐圧ｐチャネルＭＯＳＦＥＴ
の断面図である。図１において、半導体基板１上にはＳ
ｉＯ2 層２が形成され、このＳｉＯ2 層２上には、高抵
抗ｎ型活性層３が形成されている。高抵抗ｎ型活性層３
には、ｎ型ドリフト層４が形成され、このｎ型ドリフト
層４の表面にｐ型ドリフト層５が形成されている。ま
た、ｎ型ドリフト層４の表面には、ｐ型ドリフト層５に
隣接してｎ型ベ−ス層６が形成されている。なお、ｎ型
ドリフト層４は、酸化膜２にまで到達してもよい。
【００１０】ｐ型ドリフト層５にはｐ+ −ドレイン領域
７が、またｎ型ベ−ス層６にはｐ+−ソ−ス領域８がそ
れぞれ形成されている。なお、ｎ型ベ−ス層６には、活
性層３の電位を固定するためのｎ+ −コンタクト領域９
が形成されている。
７が、またｎ型ベ−ス層６にはｐ+−ソ−ス領域８がそ
れぞれ形成されている。なお、ｎ型ベ−ス層６には、活
性層３の電位を固定するためのｎ+ −コンタクト領域９
が形成されている。
【００１１】ｐ型ドリフト層５とｐ+ −ソ−ス領域８の
間の領域の上にはゲ−ト絶縁膜１０が形成されるととも
に、その上にはゲ−ト電極１１が形成されている。更
に、ｐ+ −ドレイン領域７とｐ+ −ソ−ス領域８の上に
は、それぞれドレイン電極１２及びソ−ス電極１３が形
成されている。このようにして、高耐圧ｐチャネルＭＯ
ＳＦＥＴが構成されている。
間の領域の上にはゲ−ト絶縁膜１０が形成されるととも
に、その上にはゲ−ト電極１１が形成されている。更
に、ｐ+ −ドレイン領域７とｐ+ −ソ−ス領域８の上に
は、それぞれドレイン電極１２及びソ−ス電極１３が形
成されている。このようにして、高耐圧ｐチャネルＭＯ
ＳＦＥＴが構成されている。
【００１２】以上のように構成される高耐圧ｐチャネル
ＭＯＳＦＥＴは、以下のようにして製造される。まず、
一方の表面にＳｉＯ2 層が形成された２枚の基板を直接
張合わせることにより、ｎ型半導体基板１上にＳｉＯ2
層２及び高抵抗ｎ型活性層３が形成されたＳＯＩ構造の
半導体基板を得る。次いで、高抵抗ｎ型活性層３にド−
ズ量が２×１０12ｃｍ-2〜３×１０12ｃｍ-2となるよう
にリンをイオン注入して、ｎ型ドリフト層４を形成し、
更に、このｎ型ドリフト層４にド−ズ量が１×１０12ｃ
ｍ-2〜２×１０12ｃｍ-2となるようにボロンを、１〜２
μｍの厚さにイオン注入して、ｐ型ドリフト層５を形成
する。なお、ｐ型ドリフト層５が１μｍより浅いと耐圧
が低くなってしまい、２μｍより深くなるとｎ型ドリフ
ト層４のド−ズ量が減少してしまい、問題となる。
ＭＯＳＦＥＴは、以下のようにして製造される。まず、
一方の表面にＳｉＯ2 層が形成された２枚の基板を直接
張合わせることにより、ｎ型半導体基板１上にＳｉＯ2
層２及び高抵抗ｎ型活性層３が形成されたＳＯＩ構造の
半導体基板を得る。次いで、高抵抗ｎ型活性層３にド−
ズ量が２×１０12ｃｍ-2〜３×１０12ｃｍ-2となるよう
にリンをイオン注入して、ｎ型ドリフト層４を形成し、
更に、このｎ型ドリフト層４にド−ズ量が１×１０12ｃ
ｍ-2〜２×１０12ｃｍ-2となるようにボロンを、１〜２
μｍの厚さにイオン注入して、ｐ型ドリフト層５を形成
する。なお、ｐ型ドリフト層５が１μｍより浅いと耐圧
が低くなってしまい、２μｍより深くなるとｎ型ドリフ
ト層４のド−ズ量が減少してしまい、問題となる。
【００１３】次に、ＣＭＯＳのしきい値コントロ−ル用
のチャンネル・インプラ技術を用いて、ｐチャンネル形
成用及びパンチスル−防止用のｎ型ベ−ス層６（ｐ型ド
リフト層５の厚さが１μｍの場合、厚さ２μｍ）を形成
する。その後、１５ｎｍの厚さのゲ−ト絶縁膜１０を形
成し、更にポリシリコンを堆積して、ソ−ス領域８の側
にゲ−ト電極１１、ドレイン領域７の側にフィ−ルド・
プレ−トを形成する。
のチャンネル・インプラ技術を用いて、ｐチャンネル形
成用及びパンチスル−防止用のｎ型ベ−ス層６（ｐ型ド
リフト層５の厚さが１μｍの場合、厚さ２μｍ）を形成
する。その後、１５ｎｍの厚さのゲ−ト絶縁膜１０を形
成し、更にポリシリコンを堆積して、ソ−ス領域８の側
にゲ−ト電極１１、ドレイン領域７の側にフィ−ルド・
プレ−トを形成する。
【００１４】その後、これらゲ−ト電極１１及びフィ−
ルド・プレ−トをマスクとして用いて、ボロンをセルフ
アラインでイオン注入し、ｐ型ドリフト層５が１μｍの
場合、厚さ０．５μｍのドレイン領域７及びソ−ス領域
８を形成する。次いで、活性層３の電位を固定するため
に、ソ−ス領域８にｎ+ −コンタクト領域９を形成し、
更にソ−ス電極１３及びドレイン電極１２を形成して、
高耐圧ｐチャネルＭＯＳＦＥＴが完成する。
ルド・プレ−トをマスクとして用いて、ボロンをセルフ
アラインでイオン注入し、ｐ型ドリフト層５が１μｍの
場合、厚さ０．５μｍのドレイン領域７及びソ−ス領域
８を形成する。次いで、活性層３の電位を固定するため
に、ソ−ス領域８にｎ+ −コンタクト領域９を形成し、
更にソ−ス電極１３及びドレイン電極１２を形成して、
高耐圧ｐチャネルＭＯＳＦＥＴが完成する。
【００１５】以上説明した製造工程は、従来行われてい
たＤＭＯＳの形成に用いられている工程ではなく、ＣＭ
ＯＳの形成に用いられている工程を採用している。その
ため、ロジック回路等の低耐圧素子と共通の工程を多く
含み、高耐圧素子と低耐圧素子とを同時に形成すること
が可能である。このような高耐圧素子（ｐチャネルＭＯ
ＳＦＥＴ）と低耐圧素子（ロジック部）とを同時に形成
する半導体装置の製造工程の一例を図２に示す。
たＤＭＯＳの形成に用いられている工程ではなく、ＣＭ
ＯＳの形成に用いられている工程を採用している。その
ため、ロジック回路等の低耐圧素子と共通の工程を多く
含み、高耐圧素子と低耐圧素子とを同時に形成すること
が可能である。このような高耐圧素子（ｐチャネルＭＯ
ＳＦＥＴ）と低耐圧素子（ロジック部）とを同時に形成
する半導体装置の製造工程の一例を図２に示す。
【００１６】図２に示すように、１３工程のうち、ｐチ
ャネルＭＯＳＦＥＴとロジック部とで共通する工程は１
０工程にも達し、工程数及び製造時間の大幅な低減が可
能であることがわかる。
ャネルＭＯＳＦＥＴとロジック部とで共通する工程は１
０工程にも達し、工程数及び製造時間の大幅な低減が可
能であることがわかる。
【００１７】以上のように構成された高耐圧ｐチャネル
ＭＯＳＦＥＴについて、ｐ型ドリフト層５のド−ズ量を
パラメ−タ−（０〜２．１２×１０12ｃｍ-2）として、
ｎ型ドリフト層４のド−ズ量を変化させた場合の耐圧を
図３に示す。なお、図３のグラフは、２μｍのＳｉＯ2
層２上の５μｍの高抵抗ｎ型活性層３に形成された、ド
リフト長が２５μｍのＭＯＳＦＥＴにおいて得られたデ
−タである。
ＭＯＳＦＥＴについて、ｐ型ドリフト層５のド−ズ量を
パラメ−タ−（０〜２．１２×１０12ｃｍ-2）として、
ｎ型ドリフト層４のド−ズ量を変化させた場合の耐圧を
図３に示す。なお、図３のグラフは、２μｍのＳｉＯ2
層２上の５μｍの高抵抗ｎ型活性層３に形成された、ド
リフト長が２５μｍのＭＯＳＦＥＴにおいて得られたデ
−タである。
【００１８】図３のグラフから明らかなように、ｎ型ド
リフト層４のド−ズ量が２×１０12ｃｍ-2〜３×１０12
ｃｍ-2、ｐ型ドリフト層５のド−ズ量が１×１０12ｃｍ
-2〜２×１０12ｃｍ-2のときに、優れた耐圧が得られて
いる。なお、ｐ型ドリフト層５のド−ズ量が０の場合、
即ちｐ型ドリフト層５が形成されていない場合には、優
れた耐圧を得るためにはｎ型ドリフト層４のド−ズ量を
増加させることが出来ず、そのため、素子抵抗を低くす
ることが出来ない。これに対し、ｐ型ドリフト層５のド
−ズ量が１×１０12ｃｍ-2〜２×１０12ｃｍ-2の場合に
は、高耐圧を維持しつつ、ｎ型ドリフト層４のド−ズ量
を増加させることが出来、その結果、素子抵抗を下げる
ことが出来る。
リフト層４のド−ズ量が２×１０12ｃｍ-2〜３×１０12
ｃｍ-2、ｐ型ドリフト層５のド−ズ量が１×１０12ｃｍ
-2〜２×１０12ｃｍ-2のときに、優れた耐圧が得られて
いる。なお、ｐ型ドリフト層５のド−ズ量が０の場合、
即ちｐ型ドリフト層５が形成されていない場合には、優
れた耐圧を得るためにはｎ型ドリフト層４のド−ズ量を
増加させることが出来ず、そのため、素子抵抗を低くす
ることが出来ない。これに対し、ｐ型ドリフト層５のド
−ズ量が１×１０12ｃｍ-2〜２×１０12ｃｍ-2の場合に
は、高耐圧を維持しつつ、ｎ型ドリフト層４のド−ズ量
を増加させることが出来、その結果、素子抵抗を下げる
ことが出来る。
【００１９】次に、３μｍのＳｉＯ2 層２上の１５μｍ
の高抵抗ｎ型活性層３に形成された、ドリフト長が６０
μｍのＭＯＳＦＥＴについて、耐圧を求めたところ、５
００Ｖの高耐圧が得られた。この場合のｎ型ドリフト層
４のド−ズ量は２．７×１０12ｃｍ-2、ｐ型ドリフト層
５のド−ズ量は１．５×１０12ｃｍ-2であった。
の高抵抗ｎ型活性層３に形成された、ドリフト長が６０
μｍのＭＯＳＦＥＴについて、耐圧を求めたところ、５
００Ｖの高耐圧が得られた。この場合のｎ型ドリフト層
４のド−ズ量は２．７×１０12ｃｍ-2、ｐ型ドリフト層
５のド−ズ量は１．５×１０12ｃｍ-2であった。
【００２０】このＭＯＳＦＥＴについて、５Ｖのゲ−ト
電圧におけるドレイン電圧とドレイン電流との関係を求
めたところ、図４に示す結果を得た。この場合のオン抵
抗は１８０Ω・ｍｍ2 であった。また、ソ−ス・ドレイ
ン電圧が３Ｖの場合のドレイン電流とゲ−ト電圧との関
係を求めたところ、図５に示す結果を得た。
電圧におけるドレイン電圧とドレイン電流との関係を求
めたところ、図４に示す結果を得た。この場合のオン抵
抗は１８０Ω・ｍｍ2 であった。また、ソ−ス・ドレイ
ン電圧が３Ｖの場合のドレイン電流とゲ−ト電圧との関
係を求めたところ、図５に示す結果を得た。
【００２１】図６は、本発明の第２の実施例に係るＩＧ
ＢＴの断面図である。図６において、ｎ型半導体基板２
１上にはＳｉＯ2 層２２が形成され、このＳｉＯ2 層２
２上には、高抵抗ｎ型活性層２３が形成されている。高
抵抗ｎ型活性層２３には、ｎ型ドリフト層２４が形成さ
れ、このｎ型ドリフト層２４の表面にｐ型ドリフト層２
５が形成されている。また、ｎ型ドリフト層２４の表面
には、ｐ型ドリフト層２５に隣接してｎ型ベ−ス層２６
が形成されている。
ＢＴの断面図である。図６において、ｎ型半導体基板２
１上にはＳｉＯ2 層２２が形成され、このＳｉＯ2 層２
２上には、高抵抗ｎ型活性層２３が形成されている。高
抵抗ｎ型活性層２３には、ｎ型ドリフト層２４が形成さ
れ、このｎ型ドリフト層２４の表面にｐ型ドリフト層２
５が形成されている。また、ｎ型ドリフト層２４の表面
には、ｐ型ドリフト層２５に隣接してｎ型ベ−ス層２６
が形成されている。
【００２２】ｐ型ドリフト層２５及びｎ型ドリフト層２
４にはｐ型バッファ層２０が形成され、このｐ型バッフ
ァ層２０にはｎ+ −ドレイン領域２７が、またｎ型ベ−
ス層２６にはｐ+ −ソ−ス領域２８がそれぞれ形成され
ている。なお、ｎ型ベ−ス層２６には、活性層３の電位
を固定するためのｎ+ −コンタクト領域２９が形成され
ている。
４にはｐ型バッファ層２０が形成され、このｐ型バッフ
ァ層２０にはｎ+ −ドレイン領域２７が、またｎ型ベ−
ス層２６にはｐ+ −ソ−ス領域２８がそれぞれ形成され
ている。なお、ｎ型ベ−ス層２６には、活性層３の電位
を固定するためのｎ+ −コンタクト領域２９が形成され
ている。
【００２３】ｐ型ドリフト層２５とｐ+ −ソ−ス領域２
８の間の領域の上にはゲ−ト絶縁膜３０が形成されると
ともに、その上にはゲ−ト電極３１が形成されている。
更に、ｎ+ −ドレイン領域２７とｐ+ −ソ−ス領域２８
の上には、それぞれドレイン電極３２及びソ−ス電極３
３が形成されている。このようにして、ＩＧＢＴが構成
されている。
８の間の領域の上にはゲ−ト絶縁膜３０が形成されると
ともに、その上にはゲ−ト電極３１が形成されている。
更に、ｎ+ −ドレイン領域２７とｐ+ −ソ−ス領域２８
の上には、それぞれドレイン電極３２及びソ−ス電極３
３が形成されている。このようにして、ＩＧＢＴが構成
されている。
【００２４】図６に示すＩＧＢＴは、図１に示すＭＯＳ
ＦＥＴと同様の方法により形成され得るが、図１に示す
ＭＯＳＦＥＴと異なるのは、ｐ型ドリフト層２５及びｎ
型ドリフト層２４にｐ型バッファ層２０が形成されてい
ることである。このｐ型バッファ層２０は、フィ−ルド
・インプラの際前後に、ボロンをイオン注入することに
より形成することが可能である。
ＦＥＴと同様の方法により形成され得るが、図１に示す
ＭＯＳＦＥＴと異なるのは、ｐ型ドリフト層２５及びｎ
型ドリフト層２４にｐ型バッファ層２０が形成されてい
ることである。このｐ型バッファ層２０は、フィ−ルド
・インプラの際前後に、ボロンをイオン注入することに
より形成することが可能である。
【００２５】図７は、図６に示すＩＧＢＴにおいて、ｐ
型バッファ層２０のド−ズ量をパラメ−タ−とした場合
のドレイン電圧とドレイン電流との関係を示すグラフで
ある。このグラフから、ｐ型バッファ層２０のド−ズ量
を２．５×１０13ｃｍ-2以下とすることにより、十分な
導電率変調を起こさせることが出来、電流−電圧特性を
改善することが出来ることがわかる。なお、ｐ型バッフ
ァ層２０のド−ズ量は、好ましくは１×１０13ｃｍ-2〜
２．５×１０13ｃｍ-2である。図８は、図６に示すＩＧ
ＢＴのスイッチング波形を示す特性図である。図８か
ら、スイッチング速度は約０．５μｓｅｃと速いことが
わかる。
型バッファ層２０のド−ズ量をパラメ−タ−とした場合
のドレイン電圧とドレイン電流との関係を示すグラフで
ある。このグラフから、ｐ型バッファ層２０のド−ズ量
を２．５×１０13ｃｍ-2以下とすることにより、十分な
導電率変調を起こさせることが出来、電流−電圧特性を
改善することが出来ることがわかる。なお、ｐ型バッフ
ァ層２０のド−ズ量は、好ましくは１×１０13ｃｍ-2〜
２．５×１０13ｃｍ-2である。図８は、図６に示すＩＧ
ＢＴのスイッチング波形を示す特性図である。図８か
ら、スイッチング速度は約０．５μｓｅｃと速いことが
わかる。
【００２６】
【発明の効果】以上説明したように、本発明によると、
第１導電型のＳＯＩ基板に第２導電型の浅いドリフト領
域を形成した構造を有するため、一様な不純物濃度の第
１導電型の基板を用いた場合に比べ、第１導電型の活性
層の不純物のド−ズ量を大幅に増加させることが可能で
あり、そのため、高耐圧を維持しつつ、オン抵抗を大幅
に下げることが可能である。
第１導電型のＳＯＩ基板に第２導電型の浅いドリフト領
域を形成した構造を有するため、一様な不純物濃度の第
１導電型の基板を用いた場合に比べ、第１導電型の活性
層の不純物のド−ズ量を大幅に増加させることが可能で
あり、そのため、高耐圧を維持しつつ、オン抵抗を大幅
に下げることが可能である。
【００２７】また、ＳＯＩ構造を採用しているため、素
子間を電気的に分離することが容易であり、従って、ノ
イズに対して非常に有効である。更に、第２導電型の深
いウエル領域を形成せずに浅いドリフト領域を形成して
いるため、多くの工程においてロジック部の形成工程を
採用することが出来、そのため、高耐圧素子と低耐圧ロ
ジック部とを同時に形成することが出来、コストの大幅
な低減が可能である。
子間を電気的に分離することが容易であり、従って、ノ
イズに対して非常に有効である。更に、第２導電型の深
いウエル領域を形成せずに浅いドリフト領域を形成して
いるため、多くの工程においてロジック部の形成工程を
採用することが出来、そのため、高耐圧素子と低耐圧ロ
ジック部とを同時に形成することが出来、コストの大幅
な低減が可能である。
【図１】本発明の第１の実施例に係る高耐圧ＭＯＳＦＥ
Ｔの断面図。
Ｔの断面図。
【図２】図１に示す高耐圧ＭＯＳＦＥＴをロジック部と
同時に形成する製造工程の流れを示す図。
同時に形成する製造工程の流れを示す図。
【図３】図１に示す高耐圧ＭＯＳＦＥＴにおいて、ｐ型
ドリフト層のド−ズ量をパラメ−タ−として、ｎ型ドリ
フト層のド−ズ量を変化させた場合の耐圧の変化を示す
特性図。
ドリフト層のド−ズ量をパラメ−タ−として、ｎ型ドリ
フト層のド−ズ量を変化させた場合の耐圧の変化を示す
特性図。
【図４】図１に示す高耐圧ＭＯＳＦＥＴのドレイン電圧
とドレイン電流との関係を示す特性図。
とドレイン電流との関係を示す特性図。
【図５】図１に示す高耐圧ＭＯＳＦＥＴのドレイン電流
とゲ−ト電圧との関係を示す特性図。
とゲ−ト電圧との関係を示す特性図。
【図６】本発明の第２の実施例に係るＩＧＢＴの断面
図。
図。
【図７】図６に示すＩＧＢＴのｐ型バッファ層のド−ズ
量をパラメ−タ−とした場合のドレイン電圧とドレイン
電流との関係を示す特性図。
量をパラメ−タ−とした場合のドレイン電圧とドレイン
電流との関係を示す特性図。
【図８】図６に示すＩＧＢＴのスイッチング波形を示す
特性図。
特性図。
１，２１…半導体基板、２，２２…ＳｉＯ2 層、３，２
３…高抵抗ｎ型活性層、４，２４…ｎ型ドリフト層、
５，２５…ｐ型ドリフト層、６，２６…ｎ型ベ−ス層、
７…ｐ+ −ドレイン領域、８，２８…ｐ+ −ソ−ス領
域、９，２９…ｎ+−コンタクト領域、１０，３０…ゲ
−ト絶縁膜、１１，３１…ゲ−ト電極、１２，３２…ド
レイン電極、１３，３３…ソ−ス電極、２０…ｐ型バッ
ファ層、２７…ｎ+ −ドレイン領域。
３…高抵抗ｎ型活性層、４，２４…ｎ型ドリフト層、
５，２５…ｐ型ドリフト層、６，２６…ｎ型ベ−ス層、
７…ｐ+ −ドレイン領域、８，２８…ｐ+ −ソ−ス領
域、９，２９…ｎ+−コンタクト領域、１０，３０…ゲ
−ト絶縁膜、１１，３１…ゲ−ト電極、１２，３２…ド
レイン電極、１３，３３…ソ−ス電極、２０…ｐ型バッ
ファ層、２７…ｎ+ −ドレイン領域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安原 紀夫 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 末代 知子 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内 (72)発明者 大村 一郎 神奈川県川崎市幸区小向東芝町１番地 株 式会社東芝研究開発センター内
Claims (3)
- 【請求項１】 表面に絶縁層を有する基板の絶縁層上に
形成された第１導電型の高抵抗半導体層と、この高抵抗
半導体層の表面領域に選択的に形成された第１導電型の
ベ−ス領域と、前記高抵抗半導体層の表面領域に選択的
に、前記絶縁層に達しないように形成された第２導電型
のドリフト領域と、前記ベ−ス領域に形成された第２導
電型のソ−ス領域と、前記ドリフト領域に形成されたド
レイン領域と、前記ソ−ス及びドリフト領域の間の領域
の上にゲ−ト絶縁膜を介して形成されたゲ−ト電極と、
前記ベ−ス領域及びソ−ス領域にコンタクトするソ−ス
電極と、前記ドレイン電極にコンタクトするドレイン電
極とを具備し、前記高抵抗半導体層の不純物のド−ズ量
は２×１０12ｃｍ-2〜３×１０12ｃｍ-2であり、前記ド
リフト領域のド−ズ量は１×１０12ｃｍ-2〜２×１０12
ｃｍ-2であることを特徴とする高耐圧半導体装置。 - 【請求項２】 表面に絶縁層を有する基板の絶縁層上に
形成された第１導電型の高抵抗半導体層と、この高抵抗
半導体層の表面領域に選択的に形成された第１導電型の
ベ−ス領域と、前記高抵抗半導体層の表面領域に選択的
に、前記絶縁層に達しないように形成された第２導電型
のドリフト領域と、前記ベ−ス領域に形成された第２導
電型のソ−ス領域と、前記ドリフト領域に形成された第
２導電型のバッファ層と、このバッファ層に形成された
第１導電型のドレイン領域と、前記ソ−ス及びドリフト
領域の間の領域の上にゲ−ト絶縁膜を介して形成された
ゲ−ト電極と、前記ベ−ス領域及びソ−ス領域にコンタ
クトするソ−ス電極と、前記ドレイン電極にコンタクト
するドレイン電極とを具備し、前記高抵抗半導体層の不
純物のド−ズ量は２×１０12ｃｍ-2〜３×１０12ｃｍ-2
であり、前記ドリフト領域のド−ズ量は１×１０12ｃｍ
-2〜２×１０12ｃｍ-2であることを特徴とする高耐圧半
導体装置。 - 【請求項３】 前記バッファ層の不純物のド−ズ量は
２．５×１０13ｃｍ-2以下であることを特徴とする高耐
圧半導体装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12263595A JP3730283B2 (ja) | 1995-05-22 | 1995-05-22 | 高耐圧半導体装置の製造方法 |
| US08/484,864 US5592014A (en) | 1987-02-26 | 1995-06-07 | High breakdown voltage semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12263595A JP3730283B2 (ja) | 1995-05-22 | 1995-05-22 | 高耐圧半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08316469A true JPH08316469A (ja) | 1996-11-29 |
| JP3730283B2 JP3730283B2 (ja) | 2005-12-21 |
Family
ID=14840858
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12263595A Expired - Fee Related JP3730283B2 (ja) | 1987-02-26 | 1995-05-22 | 高耐圧半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3730283B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001102586A (ja) * | 1999-09-28 | 2001-04-13 | Toshiba Corp | 高耐圧半導体装置 |
| GB2380056A (en) * | 2001-05-11 | 2003-03-26 | Fuji Electric Co Ltd | Lateral semiconductor device |
| US6818954B2 (en) | 2001-12-04 | 2004-11-16 | Fuji Electric Co., Ltd. | Lateral high breakdown voltage MOSFET and device provided therewith |
-
1995
- 1995-05-22 JP JP12263595A patent/JP3730283B2/ja not_active Expired - Fee Related
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001102586A (ja) * | 1999-09-28 | 2001-04-13 | Toshiba Corp | 高耐圧半導体装置 |
| GB2380056A (en) * | 2001-05-11 | 2003-03-26 | Fuji Electric Co Ltd | Lateral semiconductor device |
| US6693340B1 (en) | 2001-05-11 | 2004-02-17 | Fuji Electric Co., Ltd. | Lateral semiconductor device |
| GB2380056B (en) * | 2001-05-11 | 2005-06-15 | Fuji Electric Co Ltd | Lateral semiconductor device |
| US6818954B2 (en) | 2001-12-04 | 2004-11-16 | Fuji Electric Co., Ltd. | Lateral high breakdown voltage MOSFET and device provided therewith |
| US6844598B2 (en) | 2001-12-04 | 2005-01-18 | Fuji Electric Co., Ltd. | Lateral high breakdown voltage MOSFET and device provided therewith |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3730283B2 (ja) | 2005-12-21 |
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