JPH05218403A - 半導体装置 - Google Patents
半導体装置Info
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- JPH05218403A JPH05218403A JP1635592A JP1635592A JPH05218403A JP H05218403 A JPH05218403 A JP H05218403A JP 1635592 A JP1635592 A JP 1635592A JP 1635592 A JP1635592 A JP 1635592A JP H05218403 A JPH05218403 A JP H05218403A
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- Japan
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- region
- active region
- gate
- insulating film
- gate electrode
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- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
(57)【要約】
【目的】 半導体装置の動作特性を向上する。
【構成】 活性領域と非活性領域の境界領域上で、ＭＩ
ＳＦＥＴのゲート電極９のゲート長を大きくする。 【効果】 活性領域と非活性領域の境界領域で、ソー
ス、ドレイン領域１０間の距離が大きくなる。これによ
り、結晶欠陥によるリークパスの長さが長くなる。ま
た、反転層が形成されにくくなる。
ＳＦＥＴのゲート電極９のゲート長を大きくする。 【効果】 活性領域と非活性領域の境界領域で、ソー
ス、ドレイン領域１０間の距離が大きくなる。これによ
り、結晶欠陥によるリークパスの長さが長くなる。ま
た、反転層が形成されにくくなる。
Description
【０００１】
【産業上の利用分野】本発明は、半導体装置に関し、特
に、ＭＩＳＦＥＴを有する半導体装置に適用して有効な
技術に関するものである。
に、ＭＩＳＦＥＴを有する半導体装置に適用して有効な
技術に関するものである。
【０００２】
【従来の技術】ＭＯＳを有する半導体装置が使用されて
いる。この半導体装置は、半導体基板を主体に構成され
ている。この半導体基板は、単結晶珪素で構成される半
導体基板及びこの半導体基板上にエピタキシャル成長法
で形成した単結晶珪素層の夫々から構成されている。
いる。この半導体装置は、半導体基板を主体に構成され
ている。この半導体基板は、単結晶珪素で構成される半
導体基板及びこの半導体基板上にエピタキシャル成長法
で形成した単結晶珪素層の夫々から構成されている。
【０００３】前記ＭＯＳは、前記半導体基板の活性領域
の主面部またはウェル領域の主面部に設けられている。
前記ウェル領域は、前記半導体基板の主面部に設けられ
ている。前記ＭＯＳは、その周囲を素子間分離絶縁膜で
規定されている。この素子間分離絶縁膜は、半導体基板
の非活性領域の主面部に設けられている。この素子間分
離絶縁膜は、窒化珪素膜を耐酸化マスクとして、選択的
に半導体基板またはウェル領域の主面を熱酸化すること
により形成されている。また、この素子間分離絶縁膜の
形成工程と実質的に同一工程で、寄生ＭＯＳのオン動作
を低減するために、チャネルストッパ領域を構成する半
導体領域が素子間分離絶縁膜の下部に形成される。この
チャネルストッパ領域を構成する半導体領域は、半導体
基板またはウェル領域と同じ導電型で構成されている。
の主面部またはウェル領域の主面部に設けられている。
前記ウェル領域は、前記半導体基板の主面部に設けられ
ている。前記ＭＯＳは、その周囲を素子間分離絶縁膜で
規定されている。この素子間分離絶縁膜は、半導体基板
の非活性領域の主面部に設けられている。この素子間分
離絶縁膜は、窒化珪素膜を耐酸化マスクとして、選択的
に半導体基板またはウェル領域の主面を熱酸化すること
により形成されている。また、この素子間分離絶縁膜の
形成工程と実質的に同一工程で、寄生ＭＯＳのオン動作
を低減するために、チャネルストッパ領域を構成する半
導体領域が素子間分離絶縁膜の下部に形成される。この
チャネルストッパ領域を構成する半導体領域は、半導体
基板またはウェル領域と同じ導電型で構成されている。
【０００４】前記ＭＯＳは、主に、ゲート絶縁膜、ゲー
ト電極、ソース領域とドレイン領域を構成する一対の半
導体領域の夫々から構成されている。前記ゲート絶縁膜
は、酸化珪素膜で構成されている。この酸化珪素膜は、
前記半導体基板の活性領域の主面またはウェル領域の主
面を熱酸化して形成される。前記ゲート電極は、前記ゲ
ート絶縁膜上に設けられている。このゲート電極は、ゲ
ート幅方向において、その両端部が、前記活性領域のゲ
ート絶縁膜上から非活性領域の素子間分離絶縁膜上まで
延在して設けられている。前記素子間分離絶縁膜上の領
域において、ゲート電極には、配線が接続される。ま
た、素子間分離絶縁膜上の領域では、ゲート電極の抵抗
値を低減する目的で、活性領域上のゲート電極のゲート
長（配線幅）よりも、ゲート電極のゲート長（配線幅）
は大きく構成されている。
ト電極、ソース領域とドレイン領域を構成する一対の半
導体領域の夫々から構成されている。前記ゲート絶縁膜
は、酸化珪素膜で構成されている。この酸化珪素膜は、
前記半導体基板の活性領域の主面またはウェル領域の主
面を熱酸化して形成される。前記ゲート電極は、前記ゲ
ート絶縁膜上に設けられている。このゲート電極は、ゲ
ート幅方向において、その両端部が、前記活性領域のゲ
ート絶縁膜上から非活性領域の素子間分離絶縁膜上まで
延在して設けられている。前記素子間分離絶縁膜上の領
域において、ゲート電極には、配線が接続される。ま
た、素子間分離絶縁膜上の領域では、ゲート電極の抵抗
値を低減する目的で、活性領域上のゲート電極のゲート
長（配線幅）よりも、ゲート電極のゲート長（配線幅）
は大きく構成されている。
【０００５】
【発明が解決しようとする課題】しかしながら、本発明
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
者は、前記従来技術を検討した結果、以下のような問題
点を見出した。
【０００６】前記素子間分離絶縁膜を形成する熱酸化工
程において、熱応力によって、素子間分離絶縁膜の端部
すなわち、活性領域と非性領域との境界領域に結晶欠陥
が発生する。結晶欠陥がある場合には、リークパスが形
成される。このため、活性領域と非活性領域との境界領
域において、ソース領域とドレイン領域との間に結晶欠
陥によるリークパスが形成され、ソース領域とドレイン
領域との間でリーク電流が発生するという問題がある。
程において、熱応力によって、素子間分離絶縁膜の端部
すなわち、活性領域と非性領域との境界領域に結晶欠陥
が発生する。結晶欠陥がある場合には、リークパスが形
成される。このため、活性領域と非活性領域との境界領
域において、ソース領域とドレイン領域との間に結晶欠
陥によるリークパスが形成され、ソース領域とドレイン
領域との間でリーク電流が発生するという問題がある。
【０００７】また、前記チャネルストッパ領域を構成す
る半導体領域は、主に、素子間分離絶縁膜の底部を覆う
ように形成されるため、素子間分離絶縁膜の端部すなわ
ち前記活性領域と非性領域との境界領域では、他の領域
よりも不純物濃度が低くなっている。更に、素子間分離
絶縁膜を形成する工程において、活性領域と非活性領域
との境界領域では、半導体基板またはウェル領域の主面
部の不純物濃度が低下する。これらにより、活性領域と
非活性領域の境界領域では、他の領域よりも不純物濃度
が低いので、反転層が形成され易い。一方、この境界領
域上には、ＭＯＳのゲート電極が延在しているため、こ
の境界領域は、ＭＯＳのチャネル領域の一部を構成して
いる。従って、ＭＯＳのチャネル領域の一部の不純物濃
度が低下するので、反転層が形成され易くなり、ＭＯＳ
のしきい値電圧が低くなるという問題がある。
る半導体領域は、主に、素子間分離絶縁膜の底部を覆う
ように形成されるため、素子間分離絶縁膜の端部すなわ
ち前記活性領域と非性領域との境界領域では、他の領域
よりも不純物濃度が低くなっている。更に、素子間分離
絶縁膜を形成する工程において、活性領域と非活性領域
との境界領域では、半導体基板またはウェル領域の主面
部の不純物濃度が低下する。これらにより、活性領域と
非活性領域の境界領域では、他の領域よりも不純物濃度
が低いので、反転層が形成され易い。一方、この境界領
域上には、ＭＯＳのゲート電極が延在しているため、こ
の境界領域は、ＭＯＳのチャネル領域の一部を構成して
いる。従って、ＭＯＳのチャネル領域の一部の不純物濃
度が低下するので、反転層が形成され易くなり、ＭＯＳ
のしきい値電圧が低くなるという問題がある。
【０００８】本発明の目的は、半導体装置において、動
作特性を向上することが可能な技術を提供することにあ
る。
作特性を向上することが可能な技術を提供することにあ
る。
【０００９】本発明の前記ならびにその他の目的と新規
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
な特徴は、本明細書の記述及び添付図面によって明らか
になるであろう。
【００１０】
【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
発明のうち、代表的なものの概要を簡単に説明すれば、
以下のとおりである。
【００１１】半導体基板の主面部の非活性領域で周囲を
規定された活性領域の主面部に設けられ、ゲート電極の
少なくとも一端が活性領域上から非活性領域上まで延在
し、ソース領域とドレイン領域が前記ゲート電極に対し
て自己整合で設けられたＭＩＳＦＥＴを有する半導体装
置において、前記活性領域と非活性領域との境界領域上
のゲート電極のゲート長を、活性領域のゲート電極のゲ
ート長より大きくする。
規定された活性領域の主面部に設けられ、ゲート電極の
少なくとも一端が活性領域上から非活性領域上まで延在
し、ソース領域とドレイン領域が前記ゲート電極に対し
て自己整合で設けられたＭＩＳＦＥＴを有する半導体装
置において、前記活性領域と非活性領域との境界領域上
のゲート電極のゲート長を、活性領域のゲート電極のゲ
ート長より大きくする。
【００１２】
【作用】前述した手段によれば、活性領域と非活性領域
との境界領域上において、ゲート電極のゲート長を活性
領域より大きくしたことにより、ソース領域とドレイン
領域との間の距離が大きくなるので、結晶欠陥によるリ
ークパスの長さが長くなる。従って、リークパスを介し
てのリーク電流は低減される。また、ソース領域とドレ
イン領域との間の距離が大きくなるので、ソース領域と
ドレイン領域との間に反転層は形成されにくくなり、Ｍ
ＯＳのしきい値電圧の変動を低減できる。これらによ
り、半導体装置の動作特性を向上できる。
との境界領域上において、ゲート電極のゲート長を活性
領域より大きくしたことにより、ソース領域とドレイン
領域との間の距離が大きくなるので、結晶欠陥によるリ
ークパスの長さが長くなる。従って、リークパスを介し
てのリーク電流は低減される。また、ソース領域とドレ
イン領域との間の距離が大きくなるので、ソース領域と
ドレイン領域との間に反転層は形成されにくくなり、Ｍ
ＯＳのしきい値電圧の変動を低減できる。これらによ
り、半導体装置の動作特性を向上できる。
【００１３】
【実施例】以下、本発明の実施例を図面を用いて具体的
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
に説明する。なお、実施例を説明するための全図におい
て、同一機能を有するものは、同一符号を付け、その繰
り返しの説明は省略する。
【００１４】本発明の実施例の半導体装置の構成を、図
１（要部平面図）及び図２（前記図１のＡ−Ａ線で切っ
た要部斜視図）を用いて説明する。
１（要部平面図）及び図２（前記図１のＡ−Ａ線で切っ
た要部斜視図）を用いて説明する。
【００１５】図１及び図２に示すように、半導体装置
は、半導体基板１を主体に構成されている。この半導体
基板１は、例えば、単結晶珪素で構成される半導体基板
及びこの半導体基板上にエピタキシャル成長法で形成し
たｎ-型単結晶珪素層の夫々から構成されている。同図
１では、ｎ-型単結晶珪素層部分のみ図示する。
は、半導体基板１を主体に構成されている。この半導体
基板１は、例えば、単結晶珪素で構成される半導体基板
及びこの半導体基板上にエピタキシャル成長法で形成し
たｎ-型単結晶珪素層の夫々から構成されている。同図
１では、ｎ-型単結晶珪素層部分のみ図示する。
【００１６】前記半導体基板１の主面部には、ｐ型ウェ
ル領域２が設けられている。このｐ型ウェル領域２及び
前記半導体基板１の非活性領域の主面部には、素子間分
離絶縁膜（フィールド絶縁膜）６が設けられている。こ
の素子間分離絶縁膜６は、例えば、酸化珪素膜で構成さ
れている。この酸化珪素膜は、例えば窒化珪素膜を耐酸
化マスクとして、前記半導体基板１及びｐ型ウェル領域
２の非活性領域の主面部を選択的に熱酸化して形成され
ている。この素子間分離絶縁膜６の下部には、チャネル
ストッパ領域を構成するｐ+型半導体領域５が設けられ
ている。このｐ+型半導体領域５は、前記素子間分離絶
縁膜６の形成工程で同時に形成されている。
ル領域２が設けられている。このｐ型ウェル領域２及び
前記半導体基板１の非活性領域の主面部には、素子間分
離絶縁膜（フィールド絶縁膜）６が設けられている。こ
の素子間分離絶縁膜６は、例えば、酸化珪素膜で構成さ
れている。この酸化珪素膜は、例えば窒化珪素膜を耐酸
化マスクとして、前記半導体基板１及びｐ型ウェル領域
２の非活性領域の主面部を選択的に熱酸化して形成され
ている。この素子間分離絶縁膜６の下部には、チャネル
ストッパ領域を構成するｐ+型半導体領域５が設けられ
ている。このｐ+型半導体領域５は、前記素子間分離絶
縁膜６の形成工程で同時に形成されている。
【００１７】同図１及び図２に示すように、前記素子間
分離絶縁膜６で周囲を規定された領域内において、前記
ｐ型ウェル領域２の活性領域の主面部には、ｎチャネル
ＭＩＳＦＥＴＱが設けられている。
分離絶縁膜６で周囲を規定された領域内において、前記
ｐ型ウェル領域２の活性領域の主面部には、ｎチャネル
ＭＩＳＦＥＴＱが設けられている。
【００１８】このｎチャネルＭＩＳＦＥＴＱは、主に、
ゲート絶縁膜８、ゲート電極９、ソース領域とドレイン
領域を構成する一対のｎ型半導体領域１０の夫々から構
成されている。前記ゲート絶縁膜８は、例えば、酸化珪
素膜で構成されている。この酸化珪素膜は、前記ｐ型ウ
ェル領域２の主面を熱酸化して形成されている。前記ゲ
ート電極９は、前記ゲート絶縁膜８上に設けられてい
る。このゲート電極９は、例えば、多結晶珪素膜で構成
されている。前記ソース領域とドレイン領域を構成する
一対のｎ型半導体領域１０は、前記ｐ型ウェル領域２の
主面部において、前記ゲート電極９の側部に自己整合で
設けられている。なお、同図１のＡ−Ａ線で切った場合
ｎ型半導体領域１０は見えないが、同図２では、分かり
易くするために、ｎ型半導体領域１０を点線で示す。
ゲート絶縁膜８、ゲート電極９、ソース領域とドレイン
領域を構成する一対のｎ型半導体領域１０の夫々から構
成されている。前記ゲート絶縁膜８は、例えば、酸化珪
素膜で構成されている。この酸化珪素膜は、前記ｐ型ウ
ェル領域２の主面を熱酸化して形成されている。前記ゲ
ート電極９は、前記ゲート絶縁膜８上に設けられてい
る。このゲート電極９は、例えば、多結晶珪素膜で構成
されている。前記ソース領域とドレイン領域を構成する
一対のｎ型半導体領域１０は、前記ｐ型ウェル領域２の
主面部において、前記ゲート電極９の側部に自己整合で
設けられている。なお、同図１のＡ−Ａ線で切った場合
ｎ型半導体領域１０は見えないが、同図２では、分かり
易くするために、ｎ型半導体領域１０を点線で示す。
【００１９】同図１及び図２に示すように、素子間分離
絶縁膜６の端部、すなわち活性領域と非活性領域との境
界領域（図２の二点鎖線で囲った領域Ｂ）において、前
記ゲート電極９のゲート長は、活性領域上のゲート電極
９のゲート長よりも大きく構成されている。この領域Ｂ
では、前述したように、チャネルストッパ領域を構成す
るｐ+型半導体領域５及びｐ型ウェル領域２の不純物濃
度が低下している。また、素子間分離絶縁膜６を形成す
るための熱応力により、結晶欠陥が存在している。これ
に対して、本実施例の構成によれば、活性領域と非活性
領域との境界領域上において、ゲート電極９のゲート長
を大きくしたことにより、ｎ型半導体領域１０間の距離
が大きくなるので、結晶欠陥によるリークパスの長さが
長くなる。従って、リークパスを介してのリーク電流は
低減される。また、ｎ型半導体領域１０間の距離が大き
くなるので、これらのｎ型半導体領域８間に反転層は形
成されにくくなり、ＭＩＳＦＥＴＱのしきい値電圧の変
動を低減できる。これらにより、半導体装置の動作特性
を向上できる。
絶縁膜６の端部、すなわち活性領域と非活性領域との境
界領域（図２の二点鎖線で囲った領域Ｂ）において、前
記ゲート電極９のゲート長は、活性領域上のゲート電極
９のゲート長よりも大きく構成されている。この領域Ｂ
では、前述したように、チャネルストッパ領域を構成す
るｐ+型半導体領域５及びｐ型ウェル領域２の不純物濃
度が低下している。また、素子間分離絶縁膜６を形成す
るための熱応力により、結晶欠陥が存在している。これ
に対して、本実施例の構成によれば、活性領域と非活性
領域との境界領域上において、ゲート電極９のゲート長
を大きくしたことにより、ｎ型半導体領域１０間の距離
が大きくなるので、結晶欠陥によるリークパスの長さが
長くなる。従って、リークパスを介してのリーク電流は
低減される。また、ｎ型半導体領域１０間の距離が大き
くなるので、これらのｎ型半導体領域８間に反転層は形
成されにくくなり、ＭＩＳＦＥＴＱのしきい値電圧の変
動を低減できる。これらにより、半導体装置の動作特性
を向上できる。
【００２０】次に、ｎチャネルＭＩＳＦＥＴの活性領域
でのゲート電極９のゲート長を種々変化させた時の電圧
−電流特性を、図３乃至図６（電圧−電流特性図）に示
す。図３乃至図６では、横軸にゲート電圧（Ｖｇ）、縦
軸にドレイン電流（Ｉｄ）を示す。また、図３乃至図６
において、Ｃで示す曲線はソース・ドレイン間電圧が０
Ｖの場合を示し、Ｄで示す曲線はソース・ドレイン間電
圧が５Ｖの場合を示す。図３は、ゲート長が２μｍ、図
３はゲート長が３μｍ、図４はゲート長が４μｍ、図６
はゲート長６μｍの場合を示す。ゲート幅は、夫々、１
８μｍの場合を示す。
でのゲート電極９のゲート長を種々変化させた時の電圧
−電流特性を、図３乃至図６（電圧−電流特性図）に示
す。図３乃至図６では、横軸にゲート電圧（Ｖｇ）、縦
軸にドレイン電流（Ｉｄ）を示す。また、図３乃至図６
において、Ｃで示す曲線はソース・ドレイン間電圧が０
Ｖの場合を示し、Ｄで示す曲線はソース・ドレイン間電
圧が５Ｖの場合を示す。図３は、ゲート長が２μｍ、図
３はゲート長が３μｍ、図４はゲート長が４μｍ、図６
はゲート長６μｍの場合を示す。ゲート幅は、夫々、１
８μｍの場合を示す。
【００２１】同図６に示すように、ゲート長が６μｍの
場合には、低電流領域（特に、−１Ｅ−８以下）におい
て、リーク電流による特性劣化はない。しかし、同図３
乃至図５に示すように、ゲート長が２乃至４μｍの場合
には、前記低電流領域において、リーク電流による特性
劣化が発生している。従って、例えば、活性領域でのゲ
ート長が２乃至４μｍの場合に、活性領域と非活性領域
との境界領域でのゲート長を、１.５乃至２倍程度、例
えば５乃至６μｍ程度にすることにより、ＭＩＳＦＥＴ
の特性劣化を低減または防止できる。
場合には、低電流領域（特に、−１Ｅ−８以下）におい
て、リーク電流による特性劣化はない。しかし、同図３
乃至図５に示すように、ゲート長が２乃至４μｍの場合
には、前記低電流領域において、リーク電流による特性
劣化が発生している。従って、例えば、活性領域でのゲ
ート長が２乃至４μｍの場合に、活性領域と非活性領域
との境界領域でのゲート長を、１.５乃至２倍程度、例
えば５乃至６μｍ程度にすることにより、ＭＩＳＦＥＴ
の特性劣化を低減または防止できる。
【００２２】次に、図７（ゲート長とリーク電流との関
係を示す図）に、ゲート長とソース・ドレイン領域間の
リーク電流との関係を示す。同図７において、Ｅは従来
のＭＩＳＦＥＴの特性を、Ｆは本実施例のＭＩＳＦＥＴ
の特性を示す。
係を示す図）に、ゲート長とソース・ドレイン領域間の
リーク電流との関係を示す。同図７において、Ｅは従来
のＭＩＳＦＥＴの特性を、Ｆは本実施例のＭＩＳＦＥＴ
の特性を示す。
【００２３】同図７のＥで示すように、ゲート長が小さ
くなると、リーク電流が増大する。これに対して、本実
施例の構成によれば、同図７のＦで示すように、非活性
領域と活性領域との境界領域でのゲート電極のゲート長
を長くすることにより、活性領域のゲート長が同じ状態
で、リーク電流を低減できる。つまり、ＭＩＳＦＥＴの
特性を向上できる。
くなると、リーク電流が増大する。これに対して、本実
施例の構成によれば、同図７のＦで示すように、非活性
領域と活性領域との境界領域でのゲート電極のゲート長
を長くすることにより、活性領域のゲート長が同じ状態
で、リーク電流を低減できる。つまり、ＭＩＳＦＥＴの
特性を向上できる。
【００２４】以上、本発明を実施例にもとづき具体的に
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
説明したが、本発明は、前記実施例に限定されるもので
はなく、その要旨を逸脱しない範囲において種々変更可
能であることは言うまでもない。
【００２５】例えば、前記実施例では、ｎチャネルＭＩ
ＳＦＥＴを示したが、本発明は、ｐチャネルＭＩＳＦＥ
Ｔにも適用できる。
ＳＦＥＴを示したが、本発明は、ｐチャネルＭＩＳＦＥ
Ｔにも適用できる。
【００２６】また、前記実施例では、半導体基板の非活
性領域の主面部に素子間分離絶縁膜を設けた例を示した
が、本発明は、前記半導体基板の非活性領域の主面部に
溝を設け、この溝により素子間分離を行なう半導体装置
または溝及びこの溝内に埋込んだ絶縁膜により素子間分
離を行なう半導体装置に適用することもできる。
性領域の主面部に素子間分離絶縁膜を設けた例を示した
が、本発明は、前記半導体基板の非活性領域の主面部に
溝を設け、この溝により素子間分離を行なう半導体装置
または溝及びこの溝内に埋込んだ絶縁膜により素子間分
離を行なう半導体装置に適用することもできる。
【００２７】
【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。
【００２８】半導体装置において、動作特性を向上でき
る。
る。
【図１】本発明の実施例の半導体装置の要部平面図。
【図２】前記図１のＡ−Ａ線で切った要部斜視図。
【図３】ゲート長に対するゲート電圧とドレイン電流と
の関係を示す図。
の関係を示す図。
【図４】ゲート長に対するゲート電圧とドレイン電流と
の関係を示す図。
の関係を示す図。
【図５】ゲート長に対するゲート電圧とドレイン電流と
の関係を示す図。
の関係を示す図。
【図６】ゲート長に対するゲート電圧とドレイン電流と
の関係を示す図。
の関係を示す図。
【図７】ゲート長とリーク電流との関係を示す図。
１…半導体基板、２…ｐ型ウェル領域、５…チャネルス
トッパ領域、６…素子間分離絶縁膜、８…ゲート絶縁
膜、９…ゲート電極、１０…ソース領域，ドレイン領
域。
トッパ領域、６…素子間分離絶縁膜、８…ゲート絶縁
膜、９…ゲート電極、１０…ソース領域，ドレイン領
域。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 安岡 秀記 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内 (72)発明者 幸田 豊正 群馬県高崎市西横手町111番地 株式会社 日立製作所高崎工場内
Claims (1)
- 【請求項１】 半導体基板の主面部の非活性領域で周囲
を規定された活性領域の主面部に設けられ、ゲート電極
の少なくとも一端が活性領域上から非活性領域上まで延
在し、ソース領域とドレイン領域が前記ゲート電極に対
して自己整合で設けられたＭＩＳＦＥＴを有する半導体
装置において、前記活性領域と非活性領域との境界領域
上のゲート電極のゲート長を、活性領域のゲート電極の
ゲート長より大きくしたことを特徴とする半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1635592A JPH05218403A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1635592A JPH05218403A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05218403A true JPH05218403A (ja) | 1993-08-27 |
Family
ID=11914046
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1635592A Withdrawn JPH05218403A (ja) | 1992-01-31 | 1992-01-31 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05218403A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0967637A1 (en) * | 1998-06-24 | 1999-12-29 | Siemens Aktiengesellschaft | Semiconductor device and manufacturing method |
| JP2001156268A (ja) * | 1999-11-25 | 2001-06-08 | Hitachi Ltd | 半導体集積回路装置 |
| KR20030058438A (ko) * | 2001-12-31 | 2003-07-07 | 동부전자 주식회사 | 반도체 소자의 워드 라인 및 그 제조 방법 |
| KR100573609B1 (ko) * | 2000-02-01 | 2006-04-24 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 및 그 제조방법 |
| JP2007081230A (ja) * | 2005-09-15 | 2007-03-29 | Fujitsu Ltd | 半導体装置及びその製造方法 |
-
1992
- 1992-01-31 JP JP1635592A patent/JPH05218403A/ja not_active Withdrawn
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0967637A1 (en) * | 1998-06-24 | 1999-12-29 | Siemens Aktiengesellschaft | Semiconductor device and manufacturing method |
| JP2001156268A (ja) * | 1999-11-25 | 2001-06-08 | Hitachi Ltd | 半導体集積回路装置 |
| KR100573609B1 (ko) * | 2000-02-01 | 2006-04-24 | 가부시키가이샤 히타치세이사쿠쇼 | 반도체 집적회로장치 및 그 제조방법 |
| KR20030058438A (ko) * | 2001-12-31 | 2003-07-07 | 동부전자 주식회사 | 반도체 소자의 워드 라인 및 그 제조 방법 |
| JP2007081230A (ja) * | 2005-09-15 | 2007-03-29 | Fujitsu Ltd | 半導体装置及びその製造方法 |
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Legal Events
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