JPH0548560B2 - - Google Patents

Description

【発明の詳細な説明】 〔技術分野〕 この発明は、MOSFET（絶縁ゲート型電界効
果トランジスタ）によつて構成されたサンプル／
ホールド回路に関するもので、例えば、フアクシ
ミリ等を画像処理回路に利用して有効な技術に関
するものである。

〔背景技術〕

CMOSスイツチ回路を用いたサンプル／ホー
ルド回路は、例えば特開昭58−121831号公報によ
つて公知である。このようなMOSFETによつて
サンプリングを行う場合、CMOSスイツチ回路
がオフ状態に切り換わる時のフイードスルーによ
つてキヤパシタに保持されるレベルが変化する。
また、このキヤパシタに保持された信号を出力さ
せる出力回路としてボルテージフオロワ形態の差
動増幅回路が用いられる。差動増幅回路は、それ
に含まれるところのペア素子の特性が製造条件の
バラツキ等によつて互いに一致しないために、同
じ値の入力信号が供給されてもある値の出力電圧
を形成してしまうというオフセツトを持つてい
る。これによつて、上記サンプル／ホールド回路
にあつては、CMOSスイツチ回路におけるフイ
ードスルーによるクロツクノイズと、差動増幅回
路とオフセツトのためにフアクシミリ等のような
微少信号を扱う画像処理回路への適用には問題が
ある。なお、MOSFETによつて構成された差動
増幅回路は、1977年11月20日に(株)エレクトロニク
スダイジエストより発行された『MOS／LSI設
計と応用』のP.259〜P.261に記載されている。

〔発明の目的〕

この発明の目的は、高精度のサンプル／ホルー
ド回路を提供することにある。

この発明を前記ならびにその他の目的と新規な
特徴は、この明細書の記述および添付図面から明
らかになるであろう。

〔発明の概要〕

本願において開示される発明のうち代表的なも
のの概要を簡単に説明すれば、下記の通りであ
る。すなわち、差動増幅MOSFETの負荷回路と
してその一部を構成し、そのゲートに制御電圧が
供給される可変インピーダンス手段としての
MOSFETを用い、基準電圧をサンプル／ホール
ドさせてその出力電圧と基準電圧の差を検出し
て、この検出出力により上記可変インピーダンス
手段としてのMOSFETの制御を行い、上記フイ
ードスルー成分をも含めたオフセツトのキヤンセ
ル動作を行わせるものである。

実施例 １ 第１図には、この発明の一実施例の回路図が示
されている。同図において破線で囲まれた部分
（IC）の各回路素子及び回路ブロツクは、公知の
CMOS（相補型MOS）集積回路の製造技術によつ
て、１個の単結晶シリコンのような半導体基板上
において形成される。なお、同図において、ソー
ス・ドレイン間に直線が付加されたMOSFETは
Ｐチヤンネル型である。

特に制限されないが、集積回路は、単結晶Ｎ型
シリコンからなる半導体基板に形成される。Ｐチ
ヤンネルMOSFETは、かかる半導体基板表面に
形成されたソース領域、ドレイン領域及びソース
領域とドレイン領域との間の半導体基板表面に薄
い厚さのゲート絶縁膜を介して形成されたポリシ
リコンからなるようなゲート電極から構成され
る。ＮチヤンネルMOSFETは、上記半導体基板
表面に形成されたＰ型ウエル領域に形成される。
これによつて、半導体基板は、その上に形成され
た複数のＰチヤンネルMOSFETの共通の基板ゲ
ートを構成する。Ｐ型ウエル領域は、その上に形
成されたＮチヤンネルMOSFETの基板ゲートを
構成する。

入力アナログ信号Vinは、カツプリング容量Ｃ
１を介して半導体集積回路ICに供給される。半
導体集積回路ICに供給されたアナログ信号Vin
は、並列形態にされたＮチヤンネルMOSFETQ
１とＰチヤンネルMOSFETQ２とからなる第１
のCMOSスイツチ回路と、同様にＮチヤンネル
MOSFETQ３とＰチヤンネルMOSFETQ４とか
らなる第２のCMOSスイツチ回路を介してキヤ
パシタＣ２に伝えられる。

上記第１のCMOSスイツチ回路のＮチヤンネ
ルMOSFETQ１のゲートには、タイミング信号
φ３が供給され、ＰチヤンネルMOSFETQ２の
ゲートにはインバータ回路IV１によつて反転さ
れたタイミング信号３が供給される。また、第
２のCMOSスイツチ回路のＰチヤンネル
MOSFETQ４のゲートには、タイミング信号φ
２が供給され、ＮチヤンネルMOSFETQ３のゲ
ートには、インバータ回路IV２によつて反転さ
れたタイミング信号φ２が供給される。

上記キヤパシタＣ２に保持されたアナログ信号
は、反転入力端子（−）と出力端子とが共通接続
されることによつて、ボルテージフオロワ形態に
された差動増幅回路OPを介して出力端子Voutか
ら送出される。すなわち、上記差動増幅回路OP
の反転入力（−）に出力信号が100％帰還される
ことによつて利得１にされ、非反転入力（＋）の
レベルをそのまま出力させる。ところが、前記の
ようなペア素子のバラツキ等によつてオフセツト
を持つものであること、及び上記第２のCMOS
スイツチ回路により発生するフイードスルーによ
つてキヤパシタＣ２に保持された信号レベルその
ものが変動してしまう。これらのオフセツト及び
フイードスルーの出力への悪影響を排除するた
め、次の回路が設けられる。

すなわち、上記差動増幅回路OPのオフセツト
等をキヤンセルさせるため、基準電圧Vrefを第
２のCMOSスイツチ回路の入力側、言い換える
ならば、第１のCMOSスイツチ回路と第２の
CMOSスイツチ回路との接続点に伝える第３の
CMOSスイツチ回路が設けられる。この第３の
CMOSスイツチ回路は、上記同様にＮチヤンネ
ルMOSFETQ５とＰチヤンネルMOSFETQ６及
びインバータ回路IV３とによつて構成される。
タイミング信号φ１は、Ｐチヤンネル
MOSFETQ６のゲートに供給され、その反転信
号がＮチヤンネルMOSFETQ５のゲートに供給
される。また、上記基準電圧Vrefと上記差動増
幅回路OPの出力端子OUTの信号とは、オフセツ
トキヤンセル制御回路AZCに供給される。この
オフセツトキヤンセル制御回路AZCは、上記両
電圧の比較を行う電圧比較回路と、この電圧比較
回路の出力に従つて後述するようなタイミング信
号CK１〜CK３を発生させるタイミング制御回路
とを含んでいる。

第３図には、上記差動増幅回路OPの一実施例
の回路図が示されている。特に制限されないが、
この実施例の差増幅回路OPは、Ｐチヤンネル
MOSFETとＮチヤンネルMOSFETとからなる
CMOS回路により構成される。すなわち、差動
増幅MOSFETQ１２とＱ１３とは、Ｐチヤンネ
ルMOSFETにより構成され、この共通ソースと
正の電源電圧Vccとの間には、そのゲートに一定
のバイアス電圧VB１が供給されることによつ
て、定電流動作を行うＰチヤンネルMOSFETQ
１１が設けられる。

上記差動増幅MOSFETQ１２とＱ１３のドレ
インには、負荷回路を構成するＮチヤンネル
MOSFETQ１４とＱ１６とが設けられる。これ
らのMOSFETQ１４，Ｑ１６は、電流ミラー形
態にされることによつて、アクテイブ負荷回路を
構成する。また、上記MOSFETQ１４，Ｑ１６
には、上記オフセツトキヤンセル等を行うための
可変インピーダンス手段としてのＮチヤネル
MOSFETQ１５とＱ１７がそれぞれ並列形態に
設けられる。これらのMOSFETQ１５，Ｑ１７
のゲートには、後述する制御電圧を保持するため
のキヤパシタＣ１１，Ｃ１２が設けられる。上記
MOSFETQ１５，Ｑ１７のゲートには、それぞ
れタイミング信号CK１，CK２を受けて動作する
伝送ゲートMOSFETQ１９，Ｑ２０を介して制
御電圧VB２とVB３がそれぞれ供給される。な
お、上記MOSFETQ１５とＱ１７のコンダクタ
ンス特性を等しくした場合には、上記一方の制御
電圧VB３は、VB２よりも絶対値的に大きく設
定される。さらに、上記シヤパシタＣ１２には、
タイミング信号CK３を受けて動作するリセツト
用のMOSFETQ１８が設けられている。

この実施例の差動増幅回路OPにおけるオフセ
ツトキヤンセル動作を次に説明する。

差動増幅回路OPが増幅動作を行う前に先立つ
て、言う換えるならば、サンプル／ホールド動作
を行う前に先立つて、次のようなオフセツトキヤ
ンセル動作が行われる。すなわち、第１図におい
てタイミング信号φ１のロウレベルによつて第３
のCMOSスイツチ回路をオン状態にして、基準
電圧Vrefの供給を行う。この時には、タイミン
グ信号φ３はロウレベルにされることによつて、
第１のCMOSスイツチ回路はオフ状態にされて
いる。そして、タイミング信号φ２を一定期間ロ
ウレベルにして、第のCMOSスイツチ回路をオ
ン状態にして上記基準電圧VrefをキヤパシタＣ
２の取り込む。この時、キヤパシタＣ２は、上記
基準電圧Vrefと上記第２のCMOSスイツチの
MOSFETQ３，Ｑ４がオフ状態に切り換えられ
る時に発生するフイードスルーによつてレベル変
動を受ける。このようなフイードスルーによるレ
ベル変化と上記オフセツトによつてその出力信号
Voutは、上記基準電圧Vrefと一致しない。この
状態においてオフセツトキヤンセル制御回路
AZCは、タイミング信号CK１をハイレベルにし
て第２図のMOSFETQ１９をオン状態にし、キ
ヤパシタＣ１１に制御電圧VB２を供給する。ま
た、上記制御回路AZCは、タイミング信号CK２
をロウレベルにしてMOSFETQ２０をオフ状態
にするとともに、タイミング信号CK３をハイレ
ベルにしてMOSFETQ１８をオン状態にして、
キヤパシタＣ１２をリセツト状態にさせる。

次に、上記制御回路AZCは、上記タイミング
信号CK２をハイレベルにして、タイミング信号
CK１とCK３をロウレベルにする。これによつ
て、MOSFETQ１９とＱ１８とはオフ状態にさ
れる。したがつて、一方のキヤパシタＣ１１は、
上記制御電圧VB２が保持され、他方キヤパシタ
Ｃ１２には、MOSFETQ２０を通して制御電圧
VB３により充電が開始される。したがつて、こ
の時にはMOSFETQ１５のインピーダンス特性
がMOSFETQ１７に比べて小さくなつているの
で、例えば、出力電圧Voutは基準電脱Vrefに対
して強制的に正のオフセツト電圧を持つようにさ
れ、上記キヤパシタＣ１２の充電動作とともに
徐々に小さくなる。両者がほゞ一致したことをオ
フセツトキヤンセル制御回路AZCの電圧比較回
路の反転動作により検出して、上記タイミング信
号CK２をハイレベルからロウレベルに変化させ
る。これにより、MOSFETQ２０オフ状態にな
るので、その時の制御電圧、言い換えるならば、
上記フイードスルーの成分を含んでオフセツトが
生じないような制御電圧がキヤパシタＣ１２に保
持される。

このようなフイードスルー成分を含んだオフセ
ツトキヤンセル動作の後、第３のCMOSスイツ
チ回路をオフ状態にして、第１及び第２の
CMOSスイツチ回路のオン状態によつて入力信
号をサンプリングしてキヤパシタＣ２に伝え、そ
の保持信号を上記差動増幅回路OPを通して出力
させるものである。

上記キヤパシタＣ１１，Ｃ１２に保持された制
御電圧は、そのリーク電流によつて変化するの
で、一定の周期により上記同様なオフセツトキヤ
ンセル動作が行われる。特に制限されないが、こ
の実施例のサンプル／ホールド回路は、高速フア
クシミリにおける画像信号の取り込み回路に使用
した場合は、ラインフイード後の信号を伝送しな
い時間領域を利用して上記オフセツトキヤンセル
動作が行われる。

実施例 ２ 第２図は、この発明の他の一実施例の回路図が
示されている。同図の実施例では、アナログ入力
信号Vinの直流レベルシフト機能が付加される。
すなわち、上記第１図における第１のCMOSス
イツチ回路Ｑ１，Ｑ２と第３のCMOSスイツチ
回路Ｑ５，Ｑ６とは、タイミング信号φ３によつ
て相補的にオン／オフ制御が行われる。すなわ
ち、オフセツトキヤンセル動作の時には、タイミ
ング信号φ３のロウレベルによつて第３の
CMOSスイツチ回路Ｑ５，Ｑ６はオン状態にさ
れ、基準電圧Vrefの供給を行い、第１のCMOS
スイツチ回路Ｑ１，Ｑ２はオフ状態にされる。ま
た、オフセツトキヤンセル制御回路AZCに供給
される基準電圧Vrefは、上記第３のCMOSスイ
ツチ回路を通して電圧が用いられる。これによつ
て、上記第１図の実施例回路と同様なオフセツト
キヤンセル動作を実現することができるものであ
る。

この実施例においては、上記アナログ入力信号
Vinの直流レベルのレベルシフト動作を行わせる
ため、上記第１のCMOSスイツチ回路の入力側、
言い換えるならば、カツプリング容量Ｃ１を介し
た入力信号Vinが供給される半導体集積回路ICの
入力端子と基準電圧Vrefとの間に、第４の
CMOSスイツチ回路が設けられる。このCMOS
スイツチ回路は、上記同様にＮチヤンネル
MOSFETQ７とＰチヤンネルMOSFETQ８及び
CMOSインバータ回路IV４とにより構成される。
この第４のCMOSスイツチ回路を制御するタイ
ミング信号φ１′は、図示しない外部回路によつ
てカツプリング容量Ｃ１の入力側電極に回路の接
地電位を供給するとき、ロウベレルにされる。こ
れにより第４とCMOSスイツチ回路は、オン状
態にするので、カツプリング容量Ｃ１には、基準
電圧Vrefがチヤージアツプされる。そして、ア
ナログ入力Vinが供給された時、タイミング信号
φ１′はハイレベルにされ上記第４のCMOSスイ
ツチ回路がオフ状態にされる。これにより、半導
体集積回路IC内に取り込まれるアナログ信号が、
外部から供給されたアナログ入力信号Vinに上記
基準電圧Vrefを加えた電圧（Vin＋Vref）にレベ
ルシフトすることができる。例えば、上記基準電
圧Vrefとして、半導体集積回路ICの電源電圧
Vccの中点電圧Vcc／２に設定することにより、
外部から供給される接地電位を中心電位として
正、負に変化するアナログ信号を上記中点電位
Vcc／２を基準して変化するアナログ信号に変化
することができる。これにより、半導体集積回路
ICとしては、単一の電源電圧Vccにより動作させ
ることができる。

〔効果〕

(1) 差動増幅回路におけるオフセツトシヤツセル
機能を利用して、CMOSスイツチにおけるフ
イードスルーによるレベル変動分を含めてキヤ
ンセルさせるものであるので、精度の高いサン
プル／ホールド動作を実現できるという効果が
得られる。

(2) 上記オフセツトキヤンセル動作は、一定周期
毎に行うものであるので、サンプル／ホールド
のためのCMOSスイツチ回路及び差動増幅回
路における経時的な特性のバラツキにより生じ
るフイードスルー及びオフセツトをもキヤンセ
ルさせることができるという効果が得られる。

(3) 入力カツプリング容量に予め直流レベルを保
持させる機能を付加することによつて、一電源
で動作する半導体集積回路によりサンプル／ホ
ールド回路を実現するこができるという効果が
得られる。

以上本発明者によつてなされた発明を実施例に
基づき具体的に説明したが、この発明は上記実施
例に限定されるものではなく、その要旨を逸脱し
ない範囲で種々変更可能であることはいうまでも
ない。例えば、第２図の実施例回路において、差
動増幅回路OPは、そのMOSFETの導電型を全て
逆にするものであつてもよい。また、Ｎチヤンネ
ルMOSFET又はＰチヤンネルMOSFETのみに
よつて構成するものであつてもよい。さらに、差
動増幅回路における負荷回路は、上記電流ミラー
回路を利用したアクテイブ負荷の他、固定抵抗又
は抵抗手段としてのMOSFET等を用いて負荷回
路にオフセツトを持たせておいて、一方の負荷側
に上記可変インピーダンス手段を設けるものであ
つてもよい。

〔利用分野〕

この発明は、サンプル／ホールド回路に広く利
用でき、特に微少アナログ信号を扱うフアクシミ
リ装置における画像処理回路等に利用して有効な
効果を奏するものである。

【図面の簡単な説明】

第１図は、この発明の一実施例を示す回路図、
第２図は、この発明の他の一実施例を示す回路
図、第３図は、上記第１図、第２図におけるサン
プル／ホールド回路に用いられる差動増幅回路の
一実施例を示す回路図である。 OP……差動増幅回路、AZC……オフセツトキ
ヤンセル制御回路。

Claims (1)

1. 【特許請求の範囲】 １ サンプリングクロツクにより動作し、入力信
   号をキヤパシタに伝達するCMOSスイツチ回路
   と、上記キヤパシタに保持されたアナログ信号を
   出力端子に伝えるボルテージフオロワ回路を構成
   する差動増幅回路にそれぞれ設けられた負荷回路
   の一部を構成し、そのゲートに制御電圧が供給さ
   れる可変インピーダンス手段としてのMOSFET
   と、上記CMOSスイツチ回路の入力側に選択的
   に一定の基準電圧を供給するスイツチ手段と、上
   記基準電圧と上記差動増幅回路の出力信号の差を
   検出する電圧比較回路とを含み、CMOSスイツ
   チにより基準電圧をキヤパシタに保持させた状態
   で上記電圧比較回路により上記基準電圧と差動増
   幅回路の出力信号との差を検出して、上記可変イ
   ンピーダンス手段としてのMOSFETを制御して
   オフセツトをキヤンセルさせる動作を行わせるこ
   とを特徴とするサンプル／ホールド回路。 ２ 上記オフセツトをキヤンセルさせる動作は、
   両負荷MOSFETのインピーダンスをアンバラン
   スとした状態から出力電圧の差が少なくなる方向
   に一方のMOSFETのゲートに供給される制御電
   圧を変化させ、上記電圧比較回路の出力が反転し
   た時点で上記一方のMOSFETのゲートに供給さ
   れる制御電圧の変化を停止させるものであること
   を特徴とする特許請求の範囲第１項記載のサンプ
   ル／ホールド回路。