JPH0548951B2 - - Google Patents

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JPH0548951B2
JPH0548951B2 JP62017464A JP1746487A JPH0548951B2 JP H0548951 B2 JPH0548951 B2 JP H0548951B2 JP 62017464 A JP62017464 A JP 62017464A JP 1746487 A JP1746487 A JP 1746487A JP H0548951 B2 JPH0548951 B2 JP H0548951B2
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JP
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layer
trench
region
opening
emitter
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JP62017464A
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Eruukare Badei
Reimondo Gaanache Richaado
Kanteiraru Gataria Ashuin
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International Business Machines Corp
Original Assignee
International Business Machines Corp
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Publication date
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Publication of JPH0548951B2 publication Critical patent/JPH0548951B2/ja
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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/01—Manufacture or treatment
    • H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
    • H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H10W10/0148—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising introducing impurities in side walls or bottom walls of trenches, e.g. for forming channel stoppers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
    • H10W10/10—Isolation regions comprising dielectric materials
    • H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/01—Manufacture or treatment
    • H10W20/021—Manufacture or treatment of interconnections within wafers or substrates

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  • Bipolar Integrated Circuits (AREA)
  • Bipolar Transistors (AREA)
  • Element Separation (AREA)

Description

【発明の詳細な説明】 Ａ 産業上の利用分野 本発明は、集積半導体デバイスおよび回路の作
成方法、さらに具体的には、トレンチまたは溝で
電気的に分離されたバイ・ポーラ・トランジスタ
など、トレンチで分離されたデバイスに接点を設
ける方法に関するものである。
Ｂ 従来技術 集積半導体回路中のデバイス、たとえばトラン
ジスタを絶縁するために、ポリイミドなどの絶縁
材料でトレンチを充填すると、既知の他の分離方
法に比べて、デバイスまたはトランジスタの密度
が著しく改善されることが知られている。
IBMテクニカル・デイスクロージヤ・ブレテ
イン、Vol.24，No.11A、1982年４月、pp.5458〜
5459には、エミツタが絶縁材料で充填されたトレ
ンチの側壁と突合せになつているNPNトランジ
スタが開示されている。二酸化シリコンおよび窒
化ケイ素でトレンチを充填し、窒化シリコンの一
部分を反応性イオン・エツチング（RIE）法で除
去することは、IBMテクニカル・デイスクロー
ジヤ・ブレテイン、Vol.23，No.11、1981年４月、
pp.4917〜4919に示されている。Ｖ字形トレンチ
をポリイミドで充填することは、IBM・デイス
クロージヤ・ブレテイン、Vol.17，No.10、1975年
３月、pp.2893〜2894で教示されている。
1964年10月25日出願のG.A.ラーチアン
（Larchian）の米国特許第3385729号では、側壁
がまず二酸化シリコン層で、次に窒化ケイ素層で
覆われた分離トレンチが開示されている。1979年
10月15日出願のJ.L.ピール（Peel）の米国特許第
4242156号には、酸化物の破壊を防止するため、
側壁の二酸化シリコン層の上に窒化ケイ素層を形
成することが教示されている。
1967年２月６日出願のR.ボーン（Bohn）の米
国特許第4048649号には、二酸化シリコンでライ
ニングされその上に窒化ケイ素層が形成されたＶ
字形トレンチと、トランジスタのベースが突合せ
になつている構造が示されている。1978年７月26
日出願のクレツセル（Kressel）等の米国特許第
4174252号には、酸素でドープされたポリシリコ
ン層で側壁を保護され、その上に窒化ケイ素層が
形成され、エミツタの上面の中央部に接点開口が
設けられた、トランジスタのエミツタが開示され
ている。
1976年12月13日出願のR.ラスボーン
（Rathbone）等の米国特許第4110779号には、ト
ランジスタのエミツタが二酸化シリコン領域と突
合せになつており、エミツタ接点が二酸化シリコ
ン領域の上に重なつている構造が例示されてい
る。
本願と同じ譲受人に譲渡された1978年５月25日
出願のN.G.アナンサ（Anantha）等の米国特許
第4196440号には、NPNトランジスタのエミツタ
がトレンチの壁から隔置されている構造が開示さ
れている。1980年８月21日出願のA.ムラマツ等
の米国特許第4369565号には、トレンチ内部およ
び半導体構造の上面に同時に成長させた絶縁層に
よつて突合せできない接点から保護されているト
レンチが開示されている。
本願と同じ譲受人に譲渡された1985年５月28日
出願のD.G.チエセブロ（Chesebro）とJ.F.ソイチ
ヤク（Soychak）の米国特許第4519128号には、
半導体基板中に突合せのエミツタが形成され、二
酸化シリコンと窒化ケイ素の薄い層がトレンチの
側壁と底面に形成され、トレンチの残りの部分は
ポリイミドで充填されたトレンチが開示されてい
る。既知のエツチ・バツク法で熱硬化させた後、
過剰のポリイミドを除去する。
Ｃ 発明が解決しようとする問題点 トレンチ充填材料をエツチ・バツクすると、充
填材料のオーバーエツチまたはアンダーエツチ、
およびトレンチ充填材料の輪廊のために、基板面
と充填材料の上面の間に望ましくない段差ができ
ることが判明している。かかる段差は、後で基板
上に設けられる導線または配線を不連続にし、そ
のためこれらの集積回路の信頼性を低下させる。
本願と同じ譲受人に譲渡された1985年10月31日出
願のジエームズ（James）J.ドガテイ
（Doughtrty）の米国特許出願S.N.793400号には、
最初のエツチ・ステツプ中適当なブロツクでトレ
ンチの上の充填材料を保護し、充填材料の残余部
分の上にフオトレジスト層を形成し、フオトレジ
ストと残つた充填材料を同じ速度でエツチするこ
とにより、トレンチ近傍に平面状表面をもたら
す、簡単な方法が開示されている。また、トレン
チ近傍に接点を設けると、とくにトランジスタ回
路中で突合せのエミツタを使う場合は、導電性接
点材料がトレンチ内に浸出するために、トレンチ
側壁のＰ／Ｎ接合でしばしば短絡が起こることも
判明している。すなわち、多くのトランジスタ構
造では、エミツタを金属と接触させたときエミツ
タからベースに短絡する危険があるため、エミツ
タを分離トレンチと突合せにすることは許されな
い。
Ｄ 問題点を解決するための手段 この発明の目的は、トレンチ内の基板表面付近
にあるＰ／Ｎ接合で短絡を起こさずに、電気接点
をもつ半導体基板中に小さな半導体デバイスを作
成する、改良された信頼性の高い方法を提供する
ことである。
本発明の教示によれば、半導体本体の表面上の
第一の分離層の開口内にＰ／Ｎ接合を形成するス
テツプを含む、半導体構造を作成するための方法
がもたらされる。次に、半導体層中に、開口およ
びＰ／Ｎ接合を通る所与の平面に沿つた側壁を有
するトレンチを形成する。開口内部とトレンチ側
壁に第二の分離層を形成する。開口内と開口中の
第二の分離層の上に絶縁材料を付着し、トレンチ
の上にトレンチから表面上を所与の距離だけ延び
る材料のブロツクまたはセグメントを配置する。
次に、絶縁材料とブロツクを同時にエツチして、
ブロツクとブロツクのないまたはブロツクの外部
の絶縁材料を除去する。次に、第二の絶縁層の露
出した部分をエツチして、その中に開口を形成す
る。半導体本体の上にフオトレジストなど絶縁材
料とエツチ速度がほぼ同じ粘性の低い材料の層を
形成して、絶縁材料の残りの部分を覆う。次に、
低粘性材料の層が第二の分離層の表面まで除去さ
れるまで、低粘性材料の層と絶縁材料を、たとえ
ば反応性イオン・エツチング（RIE）法によつて
方向性エツチする。次に、適当な湿式エツチヤン
トを使つて、第二の分離層の第二の開口内に残つ
ている低粘性材料を除去することができる。次
に、たとえば蒸着によつて、第二の分離層の第二
の開口内の半導体本体の表面上に金属接点を設け
ることができる。金属材料がトレンチ内に漏出し
てＰ／Ｎ接合で短絡を起こす心配はない。
本発明の良好な実施例では、絶縁材料はポリイ
ミドであり、材料ブロツクおよび低粘性材料の層
はフオトレジストでできている。
本発明の上記のおよびその他の目的、特徴およ
び利点は、添付の図面に図示した本発明の良好な
実施例の下記のより詳しい説明から明らかとなる
はずである。
Ｅ 実施例 図面を参照すると、第１図には、本願と同じ譲
受人に譲渡された1968年９月26日出願のC.H.シ
ユーネマン（Schuenemann）の米国特許第
3603820号で開示されているタイプの、交差結合
されたバイポーラ記憶セルの回路図が示してあ
る。このタイプの記憶セルは、本発明の方法の実
施によつて小さな表面積の内部に集積回路の形で
容易に作成できる。この記憶セルの回路は、それ
ぞれがそのコレクタとベースに交差結合された第
１および第２の交差結合二重エミツタNPNトラ
ンジスタ１０と１２、ならびに第１および第２の
PNPトランジスタ１４と１６を含んでいる。第
１のPNPトランジスタ１４のベースとコレクタ
は、それぞれ第１の交差結合トランジスタ１０の
コレクタとベースに接続され、第２のPNPトラ
ンジスタのベースとコレクタは、それぞれ第２の
交差結合トランジスタ１２のコレクタとベースに
接続されている。第１の交差結合トランジスタ１
０のベースとコレクタの間に第１のシヨツトキ
ー・ダイオード１８が接続され、第２の交差結合
トランジスタ１２のベースとコレクタの間に第２
のシヨツトキー・ダイオード２０が接続されてい
る。第１および第２のPNPトランジスタ１４と
１６のエミツタは、ワード・トツプ線WTに接続
され、二重エミツタ・トランジスタ１０と１２の
各々の第１のエミツタＥ１は、ワード・ボトム線
WBに接続されている。二重エミツタ・トランジ
スタ１０と１２の各々の第２のエミツタE2は、
それぞれビツト線Ｂ０とＢ１に接続されている。
周知のように、第１図に示した記憶セルは、双
安定回路として働き、ワード線WTとWBの選択後
に交差結合トランジスタ１０と１２の第２のエミ
ツタＥ２にそれぞれビツト線Ｂ０とＢ１から相補
形信号を印加することによつて書込みが行なわ
れ、ビツト線Ｂ０とＢ１に接続されている適当な
センス増幅器（図示せず）によつて同じエミツタ
Ｅ２で信号を感知することによつて読取りが行な
われる。
本発明の教示によれば、第１図の記憶セル回路
は、第２図ないし第９図に示す方法によつて製造
できる。
第２図は、第１図に示した記憶セルの半分を形
成する集積半導体構造の一部分の平面図である。
この半セルは、第１のNPNトランジスタ１０、
第２のPNPトランジスタ１４、および第１のシ
ヨツトキー・ダイオード１８を含んでいる。図示
していないがこの半導体構造の隣接区域に第２の
NPNトランジスタ１２、第２のPNPトランジス
タ１６、および第２のシヨツトキー・ダイオード
２０を形成して、同様の半セルを作成することが
できる。
第２図の平面図に示されているように、絶縁材
料２４、好ましくはポリイミドで充填したトレン
チ２２の内部に、第１のNPNトランジスタ１０、
第１のPNPトランジスタ１４、および第１のシ
ヨツトキー・ダイオード１８を形成する。ワー
ド・トツプ線WTは、二酸化シリコン層４２の開
口５０を介して第１のPNPトランジスタ１４の
エミツタとして働くＰ拡散領域と接触し、ワー
ド・ボトム線WBは、二酸化シリコン層４２の開
口５２を介して第２のN+領域でNPNトランジス
タ１０の第１のエミツタＥ１と接触しているもの
として示してある。ビツト線Ｂ０は、二酸化シリ
コン層４２の開口５４を介して第2N+領域で
NPNトランジスタ１０の第２のエミツタと接触
しているものとして示してある。第１のシヨツト
キー・ダイオード１８は、二酸化シリコン層４２
の開口４０を介して第１の導線１８ａをＮ領域に
接触させることによつて形成される。第１の導線
１８ａも、第１のNPNトランジスタ１０のベー
スとして働くＰ拡散領域と接触している。第２の
導線１８ｂは、二酸化シリコン層４２の開口３８
を介してN+領域で第１のNPNトランジスタ１０
のコレクタと接触している。
第２図の平面図に示した半導体メモリ構造を作
成するのに用いる本発明の方法の各ステツプを、
第３図ないし第９図の断面図に示す。第３図は第
２図の線３−３に沿つて切断した断面図である
が、Ｐ型の導電性をもつ半導体基板２６、好まし
くはシリコンは、その上にＮ型エピタキシヤル層
２８を成長させ、さらにその上に既知の任意の方
法でN+サブコレクタ領域３０が形成されている。
第１のトランジスタ１０のＰ型ベース領域３２に
は、開口３４が設けられている。ベース領域３２
は、不純物としてホウ素を用いて、既知の任意の
拡散法またはイオン注入法により形成することが
できる。エピタキシヤル層２８の表面からサブコ
レクタ領域３０まで、Ｐ型ベース領域３２の一帯
にリーチ・スルー領域３６が設けられている。後
の配線用の電気接点として、エピタキシヤル層２
８の表面に、リーチ・スルー領域３６のより高濃
度にドープされたN+区間３６ａが設けられてい
る。第２図に示すように、エピタキシヤル層２８
上に成長させた二酸化シリコン層４２中に、開口
３８と４０が設けられている。後のステツプで形
成するトレンチ２２の位置を、破線で示してあ
る。
第４図は、第２図に示し第３図と第４図では破
線で示したトレンチ２２を形成する前の、第２図
の線４−４に沿つて切断した断面図である。第４
図からわかるように、第１のPNPトランジスタ
１４のエミツタとして働くＰ型導電性領域４４
が、Ｎエピタキシヤル層２８の内部に、第１の
NPNトランジスタ１０のＰ型ベース領域３２か
ら隔置して形成されている。すなわち、Ｐ型領域
４４とＮ型エピタキシヤル層２８とＰ型領域３２
が、それぞれ第１のPNPトランジスタ１４のエ
ミツタ、ベース、およびコレクタとして働く。や
はり第４図からわかるように、Ｐ型ベース領域３
２には第１および第２のN+領域４６と４８が形
成されている。この２つのN+領域４０と４８は、
それぞれ第１のNPNトランジスタ１０の第１お
よび第２のエミツタＥ１とＥ２として働き、Ｐ型
領域３２がこのトランジスタ１０のベースであ
り、Ｎ型エピタキシヤル層２８がコレクタであ
る。二酸化シリコン層４２には、開口３８と４０
の他に、それぞれＰ型エミツタ領域４４と第１の
エミツタ領域４６と第２のエミツタ領域４８に後
で配線するための開口５０，５２，５４が設けら
れている。
エピタキシヤル層２８の内部に拡散領域３２，
４４，４６，４８を設け、二酸化シリコン層４２
に開口３８，４０，５０，５２，５４を設けた
後、トレンチ２２を形成して、第１のNPNトラ
ンジスタ１０と第１のPNPトランジスタ１４と
第１のシヨツトキー・ダイオード１８を、集積半
導体構造の他の部分から電気的に絶縁する。この
半導体構造は、数千個の類似のバイポーラ記憶セ
ルを含むことがある。第２図の平面図に示し、第
５図によりはつきりと図示されているように、ト
レンチ２２の第１の部分は、二酸化シリコン４２
の開口５４の内部でエピタキシヤル層２８の表面
を貫通し、第２のN+型エミツタ領域４８とＰ型
ベース領域３２とＮ型サブコレクタ領域３０を通
つてＰ型基板２６中に伸びている。また、トレン
チ２２の別の部分は、二酸化シリコン層４２の開
口５０、Ｐ型コミツタ領域４４、およびN+型サ
ブコレクタ領域３０を通つてP-型基板２６中に
伸びている。さらに、第２図と第３図に示すよう
に、トレンチ２２の別の部分が、二酸化シリコン
層４２の開口３８とリーチ・スルー領域３６を通
つて、P-型基板２６中に伸び、さらに別の部分
がＰ型ベース領域３２の表面からその領域とN+
型サブコレクタ領域３０を通つてP-型基板２６
中に伸びている。
トレンチ２２は、既知のどの方法で作成しても
よいが、本願と同じ譲渡人に譲渡されたD.G.チ
エセブロとF.J.ソイチヤクおよびJ.J.ドガテイの
上掲の米国特許出願に開示されている、反応性イ
オン・エツチング（RIE）法を用いることが好ま
しい。
トレンチ２２を受けた後、やはり第５図に示す
ように、二重分離層５６を設けて、トレンチ２２
の底面および半導体構造の表面または上面を被覆
する。二重分離層５６は、第１の二酸化シリコン
層５８と第２の窒化ケイ素層６０を含むことが好
ましい。この２つの層は、既知の任意の方法でコ
ンフオーマルに付着する。それが望ましい場合、
二重分離層５６を付着する前に、トレンチの側壁
と底面に薄い二酸化シリコン層（図示せず）を形
成する前に、ホウ素イオンを注入によつて、トレ
ンチ２２の底面にP+型チヤネル・ストツプ領域
５６を形成してもよい。
絶縁材料２４は、上段で第２図に関して述べた
ように、ポリイミドであることが好ましいが、次
にこれを構造の表面に付着して、トレンチ２２に
流れ込むようにしてトレンチを完全に充填させ、
またエピタキシヤル層２８上に被覆を設けさせ
る。本願と同じ譲渡人に譲渡されたJ.J.ドガテイ
の米国特許出願に開示されているように、トレン
チ２２を充分に充填するには、ポリイミドを２回
以上付着し、適宜硬化させる必要のあることもあ
る。ポリイミド・ステツプの完成後、硬化したポ
リイミド２４の上にフオトレジスト層を付着さ
せ、既知のマスキング法とエツチング法を用い
て、トレンチ２２の上と、トレンチ２２から所与
の距離だけ伸びるエピタキシヤル層２８の上にフ
オトレジストのブロツクまたはセグメント６２を
形成する。フオトレジストのブロツクまたはセグ
メント６２を形成する。フオトレジスト・ブロツ
ク６２は、所与の同じエツチヤントを使つた場合
にポリイミドと類似のエツチ速度を示すことが好
ましい。エツチングは、酸素雰囲気中で既知の乾
式反応性イオン・エツチング（RIE）法を用いて
行なうことが好ましい。所与のエツチヤントを用
いた場合に同じエツチ速度を示すものなら、市販
の適当などんなフオトレジストとポリイミドを使
用してもよい。この工程用にとくに適したポリイ
ミドは、分子量が好ましくは5000〜25000のもの、
たとえばデユポン（E.I.Dupont de Nemours
＆ Co.）社製のPolyamic acid PI2560である。
ブロツク６２の形成後、反応性イオン・エツチン
グ（RIE）法によつて、第６図に示すように、ブ
ロツク６２とポリイミド２４を同時に、ブロツク
６２の下のトレンチ２２の所を除くすべての区域
で窒化ケイ素層６０が露出するまで、垂直方向に
エツチする。すぐにわかるように、トレンチ２４
を充填するポリイミドと、ブロツク６２で画定さ
れる区域のトレンチ２２の上にあるポリイミドの
セグメントないしキヤツプ２４ａを除いて、ブロ
ツク６２の全体がエピタキシヤル層２８の上のポ
リイミドと一緒に除去される。キヤツプ２４ａの
エツジないしウイングが、トレンチ２４の側壁か
ら所与の距離だけエピタキシヤル層２８の上に伸
びていることに留意すること。
ここで、エツチヤント、好ましくは四フツ化炭
素−１酸素（CF4＋O2）を用いて反応性イオン・
エツチング法を行ない、二酸化シリコン層４２の
垂直壁に沿つた所とキヤツプ２４ａの下を除くす
べての区域の窒化ケイ素層６０と二酸化シリコン
層５８を除去して、第７図に示すように、Ｐ型エ
ミツタ領域４４、Ｐ型ベース領域３２、Ｎ型コレ
クタ領域２８、およびN+型エミツタ領域４６と
４８のエピタキシヤル層２８の表面を露出させ
る。周知のように、エピタキシヤル層２８の表面
が露出すると、適当なモニタを保つてエツチング
を終了させることができる。
半導体構造のプレーナ化を完了するため、構造
の表面全体の上にフオトレジスト層６４を塗布し
て、第８図に示すようにポリイミド・キヤツプ２
４ａを被覆する。好ましくは酸素をエツチヤント
として、方向性反応性イオン・エツチング
（RIE）法を用いて、フオトレジスト層６４とポ
リイミド・キヤツプ２４ａを同時に同じ速度でエ
ツチして、最終的に第９図に示すようにトレンチ
２２の上の窒化ケイ素層６０の表面を露出させ
る。フオトレジスト層６４のフオトレジストが二
酸化シリコン層４２の開口３８，４０，５０，５
２，５４中に残つている場合は、ここでポリイミ
ド２４を攻撃しない適当な溶媒、たとえば10％水
酸化カリウム溶液を用いてデイツプ・エツチを行
なつてそれを除去する。金属材料、好ましくは銅
とシリコンでドープしたアルミニウムを構造全体
に蒸着させ、適当にそれをエツチしてＰ型エミツ
タ拡散領域４４に接触するワード・トツプ線WT、
Ｎ型エピタキシヤル層２８とＰ型ベース拡散層３
２に接触するアノード１８ａ、N+エミツタ拡散
領域４６に接触するワード・ボトム線WB、およ
びN+型拡散領域４８に接触するビツト線Ｂ０を
形成して、トランジスタ１０と１４およびダイオ
ード１８の各素子に適切な配線を設ける。
Ｆ 発明の効果 本発明の方法を用いてここに開示する半導体構
造を作成することにより、トレンチ２２の側壁で
成端する第２のN+型エミツタ領域４８とＰ型ベ
ース領域３２の間に形成された接合６６など、す
べてのＰ／Ｎ接合は、二酸化シリコン層５８およ
び窒化ケイ素層６０の水平セグメント５８ａと６
０ａによつて、トレンチ２２の側壁に沿つてＰ／
Ｎ接合６６へと流れるまたは漏出する粘性の高い
導電性材料から保護されることに留意すべきであ
る。すなわち、トレンチ２２内のＰ／Ｎ接合６６
の短絡が防止される。実際には、トレンチ２２の
Ｐ／Ｎ接合６６は通常N+型エミツタ４８の上面
から約0.5μしか離れていないことを指摘してお
く。したがって、本発明を実施することにより、
第１図の回路図に示したバイポーラ記憶セルなど
の信頼性と収率および平面性がかなり改良され
た、半導体構造を作成することができる。さら
に、本発明を実施することにより、N+エミツタ
拡散領域４８などトランジスタ素子の表面に小さ
な正確に画定された接点領域が設けられるので、
非常に小さなセルが作成できることに留意すべき
である。本発明の方法は、接点がトレンチ側壁と
突合わせにならず、小さなデバイス寸法を維持で
きる。
なお、本発明の方法を静的バイポーラ記憶セル
の作成に関して説明してきたが、本発明を利用し
て、他の多くの半導体構造、たとえばＰ／Ｎ接合
がその側壁で成端するトレンチまたは溝を有し、
かつそれを形成する際にトレンチまたは溝の上で
粘性の大きな導電性材料を使つた、電界効果トラ
ンジスタなどを作成できることを理解すべきであ
る。
【図面の簡単な説明】
第１図は、本発明の実施によつて有利に作成で
きる、交差結合された記憶セルの回路図、第２図
は、本発明の実施によつて作成できる、第１図に
示したセルの一部分を含む、半導体構造の平面
図、第３図は、第２図に示した構造の線３−３に
沿つて切断した断面図、第４図は、本発明の方法
の工程の初期段階の、第２図に示した構造の線４
−４に沿つて切断した断面図、第５図ないし第９
図は、本発明の方法の後の続の各段階の、第４図
と類似の構造の断面図である。 １８ａ……アノード、２２……トレンチ、２４
……絶縁材料、２６……半導体本体、２８……Ｎ
型エピタキシヤル層、３２……Ｐ型領域、３８，
４０，５０，５２，５４……開口、４２……二酸
化シリコン層、４８……N+型領域、５６……二
重分離層、５８……二酸化シリコン層、６０……
窒化ケイ素層、６２……フオトレジストのブロツ
ク、６４……フオトレジスト層、６６……PN接
合、７０，７２，７４，７６、７８……開口、Ｂ
０……ビツト線、WT……ワード・トツプ線、WB
……ワード・ボトム線。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体装置を製造する方法において、 半導体本体中にＰ／Ｎ接合を形成し、 前記半導体本体の表面上に置かれた第一絶縁層
    中に第一開口を形成し、 前記開口及び前記Ｐ／Ｎ接合を通るトレンチを
    前記本体中に前記表面から形成し、 第二絶縁層
    で前記トレンチ及び前記開口内の前記表面を被覆
    し、 前記トレンチ内及び前記表面上の前記第二絶縁
    層上に絶縁材料を被着し、 前記トレンチから前記表面上を所与の距離だけ
    延びるよう材料のブロツクを形成し、 前記絶縁材料及び前記ブロツクをエツチングし
    て、前記ブロツクと前記ブロツクのない前記第二
    絶縁層上に被着された前記絶縁材料を除去し、 前記第二絶縁層の露呈した部分をエツチングし
    て、そこの前記第一絶縁層の前記第一開口内に第
    二開口を形成し、 前記半導体本体上に前記絶縁材料とほぼ同じエ
    ツチ速度を持つ低粘度材料の層を被着して、前記
    絶縁材料の残余の部分を覆い、 前記低粘度材料の層及び前記絶縁材料を同時に
    エツチングして、前記トレンチで少なくとも前記
    第二絶縁材料の表面まで前記低粘度材料の層の全
    てを除去し、そして 前記第二絶縁層中の前記第二開口内で前記半導
    体本体の表面上に電気的接点を形成する、 工程を有する前記方法。
JP62017464A 1986-03-27 1987-01-29 半導体装置製造方法 Granted JPS62232140A (ja)

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