JPS63128669A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS63128669A JPS63128669A JP61274774A JP27477486A JPS63128669A JP S63128669 A JPS63128669 A JP S63128669A JP 61274774 A JP61274774 A JP 61274774A JP 27477486 A JP27477486 A JP 27477486A JP S63128669 A JPS63128669 A JP S63128669A
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- diffusion layer
- semiconductor
- semiconductor device
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- Pending
Links
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Landscapes
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置の製造方法に関し、特に集積化さ
れるバイポーラトランジスターのベース電極の製造方法
に関する。
れるバイポーラトランジスターのベース電極の製造方法
に関する。
従来のバイポーラトランジスターを第１図に示す、ベー
スの不純物拡散領域を１０６で示し、該ベースと配置１
１１０９を、ベースと同一タイプで不純物濃度の濃い拡
散層１１０を通してコンタクトされる。
スの不純物拡散領域を１０６で示し、該ベースと配置１
１１０９を、ベースと同一タイプで不純物濃度の濃い拡
散層１１０を通してコンタクトされる。
しかし従来の方法では、配［１０９とコンタクトされる
領域１１０とバイポーラトランジスタの動作領域である
エミッタ１０７の直下の領域との間の距離が長くまた不
純物濃度も低いため抵抗が高くならざるを得ず、結果と
して該トランジスターの高速化を妨げる要因であった。
領域１１０とバイポーラトランジスタの動作領域である
エミッタ１０７の直下の領域との間の距離が長くまた不
純物濃度も低いため抵抗が高くならざるを得ず、結果と
して該トランジスターの高速化を妨げる要因であった。
本発明はかかる要因を除去するために考案されたもので
ある。
ある。
本発明により製造されるバイポーラトランジスタは、該
、トランジスタのベース領域の側面が、該半導体中に開
孔した溝に凹まれており、また線溝には、ベースと同一
不純物ドープの半導体が埋め込まれていることを特徴と
する。
、トランジスタのベース領域の側面が、該半導体中に開
孔した溝に凹まれており、また線溝には、ベースと同一
不純物ドープの半導体が埋め込まれていることを特徴と
する。
第２図に本発明の製造方法により作成されたバイポーラ
トランジスターを示す０図から容易にわかるように、ベ
ース領域２０６の側面周囲に溝を開孔し、ベースと同一
不純物ドープの半導体２１０が埋め込まれている。
トランジスターを示す０図から容易にわかるように、ベ
ース領域２０６の側面周囲に溝を開孔し、ベースと同一
不純物ドープの半導体２１０が埋め込まれている。
第３図（ａ）〜（ｅ）に本発明の製造方法を示す、（ａ
）には、基板３０１上に！５０２．！ＳＯ３の埋め込み
層、５０４のエビ層、５０５のコレクター拡散Ｊ−１５
０６０ベース拡散層、５０７のエミッタ拡散を設けたも
のに対して、ｐｏｌｙｓｉ、５１０、及び３０９０９１
０２［を所望のパターンに加工し、更に、３１１の８１
０２層及び３１２のＳｉ？Ｎ４膜を被膜したものを示す
。
）には、基板３０１上に！５０２．！ＳＯ３の埋め込み
層、５０４のエビ層、５０５のコレクター拡散Ｊ−１５
０６０ベース拡散層、５０７のエミッタ拡散を設けたも
のに対して、ｐｏｌｙｓｉ、５１０、及び３０９０９１
０２［を所望のパターンに加工し、更に、３１１の８１
０２層及び３１２のＳｉ？Ｎ４膜を被膜したものを示す
。
この例では、ウォッシェドエミッタ構造としてｐｏｌｙ
ｓｉからの拡散によりエミッタを形成した例を示す、こ
の後（ｂ）のように３１３のレジストにより３１２をＤ
ロエする。更に８４３Ｎ４を被膜する。
ｓｉからの拡散によりエミッタを形成した例を示す、こ
の後（ｂ）のように３１３のレジストにより３１２をＤ
ロエする。更に８４３Ｎ４を被膜する。
次にリアクティブエツチングにより全面エッチをすると
５（Ｃ）のようにエミッタｐｏ１ｙｓｉの側壁に３１５
のサイドウオールが形成される。
５（Ｃ）のようにエミッタｐｏ１ｙｓｉの側壁に３１５
のサイドウオールが形成される。
次に全面酸化により素子分離膜３１６を形成する。この
後残っているＳｉＮ４を除去するとエミッタｐｏｎｙ−
３ｉ の周囲のみに基板表面が露呈する。
後残っているＳｉＮ４を除去するとエミッタｐｏｎｙ−
３ｉ の周囲のみに基板表面が露呈する。
次に（ｄ）のようにＳｉ）レンチ用エツチャーにて基板
中に、溝を形成する。この後酸化工程及びエツチング工
程を通して、基板上とｐｏ１７Ｓｉの側壁との酸化レー
トの差を利用して、エミッタｐｏｌｙｓｉの側壁に酸化
膜を残す。次に（ｅ）の如く３１８のｐｏｌｙｓｉを３
１７の溝へ埋めることで本発明が実現される。
中に、溝を形成する。この後酸化工程及びエツチング工
程を通して、基板上とｐｏ１７Ｓｉの側壁との酸化レー
トの差を利用して、エミッタｐｏｌｙｓｉの側壁に酸化
膜を残す。次に（ｅ）の如く３１８のｐｏｌｙｓｉを３
１７の溝へ埋めることで本発明が実現される。
本発明により作成されたトランジスターは、第２図に示
すが如く、ベース拡散層の側面＃囲を全てｐｏｎｙ−８
１の埋め込み層２１０で接触させることができ、また、
エミッタ領域の下との距離を短かくすることができ、著
しくベース抵抗（ｒｈｂ）を低くできることから著しい
動作速度の向上が望めるものである。
すが如く、ベース拡散層の側面＃囲を全てｐｏｎｙ−８
１の埋め込み層２１０で接触させることができ、また、
エミッタ領域の下との距離を短かくすることができ、著
しくベース抵抗（ｒｈｂ）を低くできることから著しい
動作速度の向上が望めるものである。
第１図は従来のバイポーラトランジスターの断面図。
第２図は本発明の実施例による半導体装置の構造断面図
。 第３図（ａ）〜（ｅ）は、本発明の実施例による半導体
装置の製造方法を示す図。 １０１・・・・・・半導体基板 １０２・・・・・・埋込み拡散層 １０３・・・・・・埋込み拡散層 １０４・・・・・・酸化膜 １０５・・・・・・コレクター拡散層 １０６・・・・・・ベース １０７・・・・・・エミッタ １０８− ＝ ｐｏ １ｙ−８１ １０９・・・・・・配 線 １１０・・・・・・ベースコンタクト層２０１・・・・
・・半導体基板 ２０２・・・・・・埋込み拡散層 ２０３・・・・・・埋込み拡散層 ２０４・・・・・・酸化膜 ２０５・・・・・・コレクター拡散層 ２０６・・・・・・ベース ２０７・・・・・・エミッタ ２０８・・・・・・ｐｏｌｙ−３ｉ ２０９・・・・・・配 線 ２１０・・・・・・埋込み半導体 ３０１・・・・・・基 板 ３０２・・・・・・埋込み拡散層 ３０３・・・・・・埋込み拡散層 ３０４・・・・・・エビ層 ３０５・・・・・・コレクター拡散層 ３０６・・・・・・ベース ５０７・・・・・・エミッタ ３０８・・・・・・酸化膜 ３０９・・・・・・酸化膜 ３１０・・・・・・ｐｏｎｙ−８ｉ ３１１・・・・・・酸化膜 ３１２・・・・・・１９１３Ｎ４膜 ３１３・・・・・・レジスト ３１４・・・・・・８１３Ｎ４膜 ５１５・・・・・・サイドウオール ３１６・・・・・・酸化膜 ３１８・・・・・・埋め込み半導体 ５１９−・・・ｐｏ１ｙ８１ 慄１１凶 第２図 （ｂ） ら 算占口 （ｄ） （ｅ）
。 第３図（ａ）〜（ｅ）は、本発明の実施例による半導体
装置の製造方法を示す図。 １０１・・・・・・半導体基板 １０２・・・・・・埋込み拡散層 １０３・・・・・・埋込み拡散層 １０４・・・・・・酸化膜 １０５・・・・・・コレクター拡散層 １０６・・・・・・ベース １０７・・・・・・エミッタ １０８− ＝ ｐｏ １ｙ−８１ １０９・・・・・・配 線 １１０・・・・・・ベースコンタクト層２０１・・・・
・・半導体基板 ２０２・・・・・・埋込み拡散層 ２０３・・・・・・埋込み拡散層 ２０４・・・・・・酸化膜 ２０５・・・・・・コレクター拡散層 ２０６・・・・・・ベース ２０７・・・・・・エミッタ ２０８・・・・・・ｐｏｌｙ−３ｉ ２０９・・・・・・配 線 ２１０・・・・・・埋込み半導体 ３０１・・・・・・基 板 ３０２・・・・・・埋込み拡散層 ３０３・・・・・・埋込み拡散層 ３０４・・・・・・エビ層 ３０５・・・・・・コレクター拡散層 ３０６・・・・・・ベース ５０７・・・・・・エミッタ ３０８・・・・・・酸化膜 ３０９・・・・・・酸化膜 ３１０・・・・・・ｐｏｎｙ−８ｉ ３１１・・・・・・酸化膜 ３１２・・・・・・１９１３Ｎ４膜 ３１３・・・・・・レジスト ３１４・・・・・・８１３Ｎ４膜 ５１５・・・・・・サイドウオール ３１６・・・・・・酸化膜 ３１８・・・・・・埋め込み半導体 ５１９−・・・ｐｏ１ｙ８１ 慄１１凶 第２図 （ｂ） ら 算占口 （ｄ） （ｅ）
Claims (1)
- 【特許請求の範囲】 半導体基板上にバイポーラトランジスターを製造する
方法に於いて、 （ａ）ＳｉＮ＿３膜を被膜する工程 （ｂ）全面をドライエッチングし、Ｓｉ＿３Ｎ＿４のサ
イドウォールを形成する工程 （ｃ）酸化をする工程 （ｄ）Ｓｉ＿３Ｎ＿４膜を除去する工程 （ｅ）基板中に溝を形成する工程 （ｆ）該溝に半導体を埋め込む工程 の各工程を含むことを特徴とする半導体装置の製造方法
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274774A JPS63128669A (ja) | 1986-11-18 | 1986-11-18 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61274774A JPS63128669A (ja) | 1986-11-18 | 1986-11-18 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63128669A true JPS63128669A (ja) | 1988-06-01 |
Family
ID=17546382
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61274774A Pending JPS63128669A (ja) | 1986-11-18 | 1986-11-18 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63128669A (ja) |
-
1986
- 1986-11-18 JP JP61274774A patent/JPS63128669A/ja active Pending
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