JPS59189652A - 半導体集積装置 - Google Patents
半導体集積装置Info
- Publication number
- JPS59189652A JPS59189652A JP58065058A JP6505883A JPS59189652A JP S59189652 A JPS59189652 A JP S59189652A JP 58065058 A JP58065058 A JP 58065058A JP 6505883 A JP6505883 A JP 6505883A JP S59189652 A JPS59189652 A JP S59189652A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor substrate
- oxide film
- buried layer
- integrated device
- type
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/014—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations
- H10W10/0148—Manufacture or treatment of isolation regions comprising dielectric materials using trench refilling with dielectric materials, e.g. shallow trench isolations comprising introducing impurities in side walls or bottom walls of trenches, e.g. for forming channel stoppers
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/17—Isolation regions comprising dielectric materials formed using trench refilling with dielectric materials, e.g. shallow trench isolations
Landscapes
- Element Separation (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、半導体集積回路装置に関し、特に、酸化膜分
離法で形成された各素子間を電気的に絶゛縁する好適な
半導体集積装置に関する。
離法で形成された各素子間を電気的に絶゛縁する好適な
半導体集積装置に関する。
従来例の構成とその問題点
半導体集積装置内に作シ込まれる各素子間を分離絶縁す
るには、従来、ＰＮ接合に逆バイアスを与える方法がよ
く用いられていた。この方法においては、作り込まれた
各素子の周囲には、半導体基板よシも濃度が高くかつ同
じ導電型が包囲形成されることにより、半導体基板の全
領域を、はぼ同じ電位に保持することは、容易であった
。
るには、従来、ＰＮ接合に逆バイアスを与える方法がよ
く用いられていた。この方法においては、作り込まれた
各素子の周囲には、半導体基板よシも濃度が高くかつ同
じ導電型が包囲形成されることにより、半導体基板の全
領域を、はぼ同じ電位に保持することは、容易であった
。
一方、近時、高集積化、高速化の半導体集積装置を得る
一手段として、酸化膜分離法が用いられている。
一手段として、酸化膜分離法が用いられている。
第１図は、酸化膜分離法で作られた従来の半導体集積装
置の一例を示す。図中、１はトランジスタ、２はＮ型エ
ピタキシャル層、３はコレクタ領域、４はベース領域、
５はエミッタ領域、６はエミッタコンタクト窓開部、７
はベースコンタクト窓開部、８はコレクタコンタクト窓
開部、９はエミッタ電極部、１ｏはベース電極部、１１
はコレクタ電極部、１２は抵抗、１３は前記抵抗の抵抗
形成領域、１４は前記抵抗のコンタクト窓開部、１５は
電極部、１６はＰ 型形成層、１７は前記戸型形成層の
コンタクト窓開部、１８は前記戸型形成層の配線部、そ
して１９は分離酸化膜である。
置の一例を示す。図中、１はトランジスタ、２はＮ型エ
ピタキシャル層、３はコレクタ領域、４はベース領域、
５はエミッタ領域、６はエミッタコンタクト窓開部、７
はベースコンタクト窓開部、８はコレクタコンタクト窓
開部、９はエミッタ電極部、１ｏはベース電極部、１１
はコレクタ電極部、１２は抵抗、１３は前記抵抗の抵抗
形成領域、１４は前記抵抗のコンタクト窓開部、１５は
電極部、１６はＰ 型形成層、１７は前記戸型形成層の
コンタクト窓開部、１８は前記戸型形成層の配線部、そ
して１９は分離酸化膜である。
第１図においては、たとえば、トランジスタ１と抵抗１
２とは、分離酸化膜１９によって、電気的に絶縁される
ものとなる。
２とは、分離酸化膜１９によって、電気的に絶縁される
ものとなる。
第２図は、第１図のＡ−Ａ断面構造図を示す。
なお、第１図と同じ部分は、同じ番号を伺した。
第２図によって、トランジスタ１と抵抗１２とが、分離
酸化膜１９で分離されることがさらに容易に理解できよ
う。図中、２ｏはＰ型半導体基板、２１はＮ＋型埋込層
、そして２２はＰ＋型埋込層である。
酸化膜１９で分離されることがさらに容易に理解できよ
う。図中、２ｏはＰ型半導体基板、２１はＮ＋型埋込層
、そして２２はＰ＋型埋込層である。
第２図において、半導体基板２０ 、 Ｐ 型埋込層
２２．Ｐ＋型形成層１６は共に同じ電位に形成され、配
線部１８によって、半導体集積装置の外部に取り出され
、その電位は、たとえば接地電位に保持される。ところ
で、第２図から理解できるように、たとえば、トランジ
スタ１の直下部の半導体基板２０の電位は、配線部１８
より、戸型形成層１６．Ｐ＋型埋込層２２および戸型埋
込層２２とトランジスタ１との間の半導体基板２０の抵
抗成分を介して与えられる。このことは、たとえば、ト
ランジスタ１を飽和領域で使用する場合、トランジスタ
１のベース、コレクタをそれぞれエミッタ、ベースとし
、半導体基板２０をコレクタとするいわゆる寄生ＰＮＰ
トランジスタが構成され、１ランジスタ１のベース電
流が半導体基板２０へ流れるとき、あるいは、トランジ
スタ１の直下部のＮ＋型埋込層２１と半導体基板２０と
の接合に不所望なリーク電流が生じた場合には、トラン
ジスタ１の直下部の半導体基板２ｏの電位は、配線部１
８に与えた電位よりも高くなり、トランジスタ１と抵抗
１２とを電気的に絶縁分離することは不可能となる。特
に、半導体基板２ｏの比抵抗が大きい程に、また、配線
部１８より離れるに従って、上記の不都合は、さらに顕
著に生じるものとなる。
２２．Ｐ＋型形成層１６は共に同じ電位に形成され、配
線部１８によって、半導体集積装置の外部に取り出され
、その電位は、たとえば接地電位に保持される。ところ
で、第２図から理解できるように、たとえば、トランジ
スタ１の直下部の半導体基板２０の電位は、配線部１８
より、戸型形成層１６．Ｐ＋型埋込層２２および戸型埋
込層２２とトランジスタ１との間の半導体基板２０の抵
抗成分を介して与えられる。このことは、たとえば、ト
ランジスタ１を飽和領域で使用する場合、トランジスタ
１のベース、コレクタをそれぞれエミッタ、ベースとし
、半導体基板２０をコレクタとするいわゆる寄生ＰＮＰ
トランジスタが構成され、１ランジスタ１のベース電
流が半導体基板２０へ流れるとき、あるいは、トランジ
スタ１の直下部のＮ＋型埋込層２１と半導体基板２０と
の接合に不所望なリーク電流が生じた場合には、トラン
ジスタ１の直下部の半導体基板２ｏの電位は、配線部１
８に与えた電位よりも高くなり、トランジスタ１と抵抗
１２とを電気的に絶縁分離することは不可能となる。特
に、半導体基板２ｏの比抵抗が大きい程に、また、配線
部１８より離れるに従って、上記の不都合は、さらに顕
著に生じるものとなる。
発明の目的
本発明は上記の不都合を排除した半導体集積装置を提供
するものである。
するものである。
発明の構成
本発明の大要を述べるならば、半導体基板上に作シ込捷
れた各素子間を、酸化膜で包囲絶縁分離する半導体集積
装置であって、前記各素子の周囲の前記酸化膜の直下部
に、前記半導体基板と同じ導電型の埋込層を形成するこ
とによって、半導体基板上に作り込まれた各素子間の電
気的な絶縁は、はぼ完全になされたものとなる。
れた各素子間を、酸化膜で包囲絶縁分離する半導体集積
装置であって、前記各素子の周囲の前記酸化膜の直下部
に、前記半導体基板と同じ導電型の埋込層を形成するこ
とによって、半導体基板上に作り込まれた各素子間の電
気的な絶縁は、はぼ完全になされたものとなる。
実施例の説明
第３図および第４図は、本発明の半導体集積装置の平面
図および断面図を示す。この実施例は、第１図の従来例
とくらべてわかるように、Ｐ 型埋込層２３を、トラン
ジスタ１と抵抗１２の周囲に形成したことで相違する。
図および断面図を示す。この実施例は、第１図の従来例
とくらべてわかるように、Ｐ 型埋込層２３を、トラン
ジスタ１と抵抗１２の周囲に形成したことで相違する。
すなわち第４図は、第３図のＡ−Ａ断面構造図を示す。
トランジスタ１と抵抗１２とを絶縁する分離酸化膜１９
の直下部に戸型埋込層２３が配設されたことが容易に理
解できよう。この戸型埋込層２３は、半導体基板２０に
比べて濃度が高く、したがって、抵抗も小さいものとな
って、従来にみられた不都合は排除されるものとなる・
なお、本発明の半導体集積装置は、一般的によく知られ
た酸化膜分離法で具現できることから、新たに工程を追
加することは不要である。
の直下部に戸型埋込層２３が配設されたことが容易に理
解できよう。この戸型埋込層２３は、半導体基板２０に
比べて濃度が高く、したがって、抵抗も小さいものとな
って、従来にみられた不都合は排除されるものとなる・
なお、本発明の半導体集積装置は、一般的によく知られ
た酸化膜分離法で具現できることから、新たに工程を追
加することは不要である。
丑だ、第３図に示すように、Ｐ＋型埋込層２３を、Ｐ＋
型形成層１６直下のＰ＋埋込層２２と一体に、各素子の
周囲を完全に包囲して丑で配設しなくとも充分に絶縁の
効果は得られる。
型形成層１６直下のＰ＋埋込層２２と一体に、各素子の
周囲を完全に包囲して丑で配設しなくとも充分に絶縁の
効果は得られる。
さらに、トランジスタ１と抵抗１２の周囲のＰ型埋込層
２３の上方部は、分離酸化膜１９が形成されたが、場合
に応じては、戸型形成層１−９同じ領域を設けること、
さらには、その部分に窓開部を設けて、配線部１８を配
線して、接地電位に又は所望の電位を与えることは容易
である。
２３の上方部は、分離酸化膜１９が形成されたが、場合
に応じては、戸型形成層１−９同じ領域を設けること、
さらには、その部分に窓開部を設けて、配線部１８を配
線して、接地電位に又は所望の電位を与えることは容易
である。
発明の効果
以上の説明から明らかなように、本発明によれば、半導
体集積装置上に作り込まれた各素子間を包囲絶縁する分
離酸化膜の直下部に、半導体基板と同じ導電型の埋込層
を配設することによって、半導体基板の全体はほぼ均一
にかつ所望の電位に保持される。かくして、各素子間の
絶縁は、ｔ’ａ を丁完全になされた安定な半導体集積
装置力；提供され、その工業的価値は大きい。
体集積装置上に作り込まれた各素子間を包囲絶縁する分
離酸化膜の直下部に、半導体基板と同じ導電型の埋込層
を配設することによって、半導体基板の全体はほぼ均一
にかつ所望の電位に保持される。かくして、各素子間の
絶縁は、ｔ’ａ を丁完全になされた安定な半導体集積
装置力；提供され、その工業的価値は大きい。
第１図は、従来の半導体集積装置の一部を示す平面図、
第２図は、その断面構造図、第３図は、本発明の半導体
集積装置の一部を示す平面図、第４図はその断面構造図
を示す。 １・・・・トランジスタ、２・・・・・・Ｎ型エピタキ
シャル層、３・・・・コレクタ領域、４・・・・ベース
領域、５・・・・・エミッタ領域、６・・・・・エミッ
タコンタクト窓開部、７・・・・・ベースコンタクト窓
開部、８・・・・・・コレクタコンタクト窓開部、９・
・・・エミッタ電極部、１０・・・・・・ベース電極部
、１１・・・・コレクタ電極部、１２・・・・・・抵抗
、１３・・・・・・抵抗形成領域、１４・・・・・抵抗
のコンタクト窓開部、１５・・・・・・電極部、１６・
・・・・・ｒ型形成層、１７・・・・・戸型形成層のコ
ンタクト窓開部、１８・・・・・・配線部、１９・・・
・・分離酸化膜、２０・・・・・・Ｐ型半導体基板、２
１・・・・Ｎ＋型埋込層、２２．２３・・・・・・戸型
埋込層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図
第２図は、その断面構造図、第３図は、本発明の半導体
集積装置の一部を示す平面図、第４図はその断面構造図
を示す。 １・・・・トランジスタ、２・・・・・・Ｎ型エピタキ
シャル層、３・・・・コレクタ領域、４・・・・ベース
領域、５・・・・・エミッタ領域、６・・・・・エミッ
タコンタクト窓開部、７・・・・・ベースコンタクト窓
開部、８・・・・・・コレクタコンタクト窓開部、９・
・・・エミッタ電極部、１０・・・・・・ベース電極部
、１１・・・・コレクタ電極部、１２・・・・・・抵抗
、１３・・・・・・抵抗形成領域、１４・・・・・抵抗
のコンタクト窓開部、１５・・・・・・電極部、１６・
・・・・・ｒ型形成層、１７・・・・・戸型形成層のコ
ンタクト窓開部、１８・・・・・・配線部、１９・・・
・・分離酸化膜、２０・・・・・・Ｐ型半導体基板、２
１・・・・Ｎ＋型埋込層、２２．２３・・・・・・戸型
埋込層。 代理人の氏名 弁理士 中 尾 敏 男 ほか１名第１
図 第２図 第３図 第４図
Claims (1)
- 半導体基板上に作シ込まれた各素子間を、酸化膜で包囲
絶縁分離する半導体集積装置であって、前記各素子周囲
の酸化膜の直下部に、前記半導体基板と同じ導電型の埋
込層を形成しこれを前記半導体基板上に設けられた基板
電極に接続されたことを特徴とする半導体集積装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065058A JPS59189652A (ja) | 1983-04-13 | 1983-04-13 | 半導体集積装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58065058A JPS59189652A (ja) | 1983-04-13 | 1983-04-13 | 半導体集積装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59189652A true JPS59189652A (ja) | 1984-10-27 |
Family
ID=13275965
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58065058A Pending JPS59189652A (ja) | 1983-04-13 | 1983-04-13 | 半導体集積装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59189652A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725562A (en) * | 1986-03-27 | 1988-02-16 | International Business Machines Corporation | Method of making a contact to a trench isolated device |
| JPS63122147A (ja) * | 1986-11-10 | 1988-05-26 | Nec Corp | 半導体装置 |
-
1983
- 1983-04-13 JP JP58065058A patent/JPS59189652A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4725562A (en) * | 1986-03-27 | 1988-02-16 | International Business Machines Corporation | Method of making a contact to a trench isolated device |
| JPS63122147A (ja) * | 1986-11-10 | 1988-05-26 | Nec Corp | 半導体装置 |
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